晶体管-晶体管逻辑TTL电路

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1、集成电路设计概论西安交通大学微电子学系刘润民第4章晶体管-晶体管(TTL)逻辑电路绪论在数字集成电路中，完成各种逻辑运算和变换的电路称为逻辑电路，组成逻辑电路的基本单元是门电路和触发器电路，触发器电路基本上也是由各种门电路组成的，门电路是数字集成电路的基本单元，在双极数字集成电路中，按照基本单元电路的工作特点的不同，大致可分为：饱和型逻辑集成电路(RTL,DTL,TTL,I2L)抗饱和型逻辑集成电路(STTL)非饱和型逻辑集成电路(ECL)第一种实用的数字集成电路是电阻-晶体管耦合逻辑(RTL)电路，

2、如图所示，这是一种或非门，只要有一个输入信号为高电平，输出则为低电平，输出低电平VOL≈0.2V，级连使用时输出高电平为VOH≈1V，这种电路的特点是：速度较慢，负载能力和抗干扰能力差。VccV0Vi1Vi2Vi3Q1Q3Q2电阻-晶体管耦合逻辑(RTL)电路下图是二极管-晶体管逻辑(DTL)电路，是一种与非门，只要有一个输入信号为低电平，输出就为高电平，只有当所有输入端都是高电平时，输出才为低电平。相对于RTL电路，它的负载能力和抗干扰能力都有所提高，但电路速度仍然较慢。Q2Q1DD1D2ViVCC

3、V0二极管-晶体管逻辑(DTL)电路4.1一般的TTL与非门4.1.1标准TTL与非门(四管单元)图4.1所示的电路就是标准的四管单元TTL与非门电路，也是54/74系列电路的基本单元。电路的特点是：当输出端由低电平转向高电平时，也就是Q2由导通转向截止、Q1由截止转向导通的过程，在此过程中Q1可反抽Q2基区中的过剩载流子，使电路的平均传输延迟时间tpd下降，从而提高了电路的工作速度。输出级采用图腾柱结构(Q3-D和Q5轮流导通)，使电路的功耗较低。电路的优值(延时功耗积)tpdPD=100pJ。图4

4、.1标准54,74(T1000)系列TTL与非门ViR14KΩR21.6KΩR5130ΩR31KΩQ1DQ3Q5Q2VCC=5VV0该电路的电压传输曲线如图4.2所示。由图可见，当输入端电平低于0.55时，输出始终为高电平，当输入端电平＞0.55后，输出电平开始下降；当输入电平＞1.35时，输出为低电平(VOL=VCES5)。输入电平在0.55～1.25之间时，输出电平从B到C，时间由R2/R3决定。0123410.55231.35VABC斜率＝－R2/R3EV0/VVOL=VCES50.10.651

5、.351.45Vi/VVB2/V图4.2四管单元TTL与非门电压传输特性VOH由于Q5的集电极与二极管D的负极电位相同，所以在版图设计时，可将Q5和D设计成一个复合管，共用一个隔离岛，如图所示。图4.3Q5-D的复合版图和剖面图N+N+N+PPP+P+N-epiN+-BLP-SUPEBCD-CD+4.1.254H/74H五管单元TTL与非门对于图4.1所示的四管单元与非门电路，由于输出端从低电平向高电平转换的瞬间，从电源经R5,Q3,D到Q5有瞬态大电流流过，因此在二极管D上就有大量的存储电荷，因没有

6、泄放回路只能靠二极管本身的复合而消失，所以使该电路的开关速度受到影响。图4.4所示的五管单元与非门电路采用以下措施来提高电路的速度和增强电路的负载能力。用Q3,Q4构成的达林顿管代替Q3和D。在输出低电平时，由于VCB4=VCE3＞0,Q4不会进入饱和，所以Q4导通时基区的存储电荷就会明显减少；另外Q4的ViR12.8KΩR2760ΩR558ΩR3470ΩQ1Q4Q5Q2VCC=5VV0R44kΩQ3图4.454H74H(T2000)系列TTL与非门基极还设计有R4泄放电阻，可以在电路转换时泄放存储电

7、荷，从而使电路的平均传输延迟时间tpd下降，工作速度提高。采用达林顿晶体管还可以使电流增益提高、输出电阻减小，有利于对负载电容的充电，同样能提高电路的速度，负载能力增加。电路中各个电阻的阻值均比四管单元电路的电阻阻值小，在同样电源电压情况下工作电流增大反而会使tpd,功耗增加(约为四管单元电路的2倍)。电压传输曲线与四管单元电路类似。输入端的反向箝位二极管D可将输入的负向过冲信号箝位在-0.8V左右，起输入保护作用。4.1.3六管单元TTL与非门从以上两种与非门电路的电压传输曲线(图4.2)可以看出，

8、当0.55＜Vi＜1.25时，存在从B-C的过渡区，这主要是输出管Q5的基极回路由电阻R3构成，在Q2开始导通时，IE2并不是很大，IE2R3还不能是Q5完全导通，需要一段时间延迟，所以就出现曲线的B-C段。此现象的存在使电路的抗干扰能力下降。为了解决上述问题，在图4.5所示的六管单元与非门电路中，用RB,RC,Q6泄放网络代替R3。RB的存在使Q6管比Q5管晚导通，所以Q2管的发射极电流IE2全部流入Q5管的基极，使Q2管和Q5管几乎同时导通，从而改善