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1、《数字电路与EDA》课程设计报告设计题目：数字电子钟专业：班级：姓名：学号：指导教师：时间：2011年12月10目录1、设计目的和要求...........................32、设计任务.....................................33、方案论证与比较...............................34、设计原理和VHDL................................35、硬件测试.......................................96、设计小结
2、.......................................107、参考文献.......................................1010一、设计目的和要求1、对所有设计的系统能够正确分析；2、基于VHDL语言描述系统的功能；3、在quartus2环境中编译通过；4、下载到EDA实验箱进行验证；5、给出相应的设计报告。二、设计任务１）具有时、分、秒计数显示功能，以24小时循环计时。２）具有调节小时、分钟和秒及清零的功能。３）具有整点报时功能。三、方案论证与比较方案一：本系统可以由秒计数器、分钟计数器、小时
3、计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。用“小时—分”方式显示并且‘—’每秒闪烁，用两个时钟信号。方案二：根据总体方框图及各部分分配的功能可知，本系统可以由分频器、秒计数器、分钟计数器、小时计数器、整点报时、分的调整、秒的调整以及小时的调整，模块利用VHDL语言设计。用“小时—分—秒”方式显示并只用一个时钟。终上所述，考虑到试验时的全面，故我选择了方案二。四、设计原理和VHDL：A设计原理和思路10该系统由振荡器、分频器、“时、分、秒”计数器、译码
4、器及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时钟信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发彩灯实现报时。B、ＶＨＤＬlibraryieee;useieee.std_logi
5、c_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityffisport(clk,reset,S1,S2:instd_logic;alarm:outstd_logic;cba:outstd_logic_vector(2downto0);seg:outstd_logic_vector(6downto0);q:outstd_logic_vector(7downto0));end;architectureoneofffissignalsec1,sec2,mi
6、n1,min2,hou1,hou2,data,ss:std_logic_vector(3downto0);signalensec,enmin,c,tmp_hou,tmp_min,alarm1,key_out,tmp_sec:std_logic;signalcnt:integerrange0to511:=0;signalclks:std_logic:='0';signalcnt1:std_logic_vector(2downto0);signaltmp1,a,b:std_logic_vector(7downto0);signalkey_mode:s
7、td_logic_vector(1downto0);beginprocess(clk,reset)beginifreset='1'thenclks<='0';elsifrising_edge(clk)thenifcnt=511thencnt<=0;clks<=not(clks);elsecnt<=cnt+1;endif;endif;10endprocess;process(tmp_sec,reset)beginifreset='1'thensec1<="0000";sec2<="0000";ensec<='0';elsifrising_edge(
8、tmp_sec)thenif(sec1="1001"andsec2="0101")thensec1<="0000";sec2<="000
