DDR3-硬件设计和-Layout-设计

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1、DDR3硬件设计和Layout设计译自飞思卡尔官方文档HardwareandLayoutDesignConsiderationsforDDR3SDRAMMemoryInterfacesDocumentrevisionhistoryDateRevisionChanges2015-03-291.0第一次撰稿1/13目录1设计检查表................................................................................................................................

2、.32终端匹配电阻功耗计算.............................................................................................................83VREF............................................................................................................................................84VTT电压轨................

3、.................................................................................................................85DDR布线....................................................................................................................................95.1数据线—MDQ[0:63],MDQS[0:8],MDM[0:8],MEC

4、C[0:7]..........................................95.2Layout建议..................................................................................................................106仿真.................................................................................................................

5、.........................127扩展阅读...................................................................................................................................138历史版本..........................................................................................................................

6、.........139声明..........................................................................................................................................132/13这是一篇关于DDR3SDRAMIPcore的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。1设计检查表如表1，罗列了DDR设计检

7、查清单，推荐逐一检查，并在最右侧作出决策。表1DDR3检查清单序号描述是/否仿真1是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目最好通过仿真进行优化！假如在DDR和控制器间应用了ODT（on-dietermination）技术，那么在数据总线上就不需要额外的终端匹配电阻了。DDR分组要求如下：■数据组：MDQS(8:0)，(8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0)■地址/命令组：MBA(2:0)，MA(15:0)，，，■控制组：(3:0)，MCK