FPGA考试样卷

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1、(钱老师说，今年试卷有较大变化，不要被去年这份试卷误导了，今年主要是选择填空问答和编程题)浙江工业大学之江学院　　　09　/　10　　学年第　1　学期《　FPGA编程基础　》期终试卷（考试类型：教材开卷）班级　　通信　　　　　　　姓名　　　　　　学号　　　　　　　　　　题序一二三四五六七八九十总评一、名词解释：写出下列英文缩写的中英文含义。（12分）EDA、VHDL、CPLD、FPGA、ASIC、IP二、请指出下列短标识符哪些是合法标识符，哪些是非法标识符（10分）my__counterDecoder_12FFTSig_#NNot-AckALL_RST_data_BUSreturn_

2、1entitySig/N三、回答下列问题：（23分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYm-15ISPORT(clk:INSTD_LOGIC;m:OUTSTD_LOGIC);ENDm-15;ARCHITECTUREbehavOFm-15ISCONSTANTm-15:STD_LOGIC_VECTOR(0TO14):="000111101011001";SIGNALn:INTEGERRANGE0TO14;BEGINPROCESS(clk)BEGINIFclk'EVENTANDclk='1'THENm=m-15[n];IFn=14THE

3、Nn:=0;ELSEn:=n+1;ENDIF;ENDIF;ENDPROCESS;ENDbehav;1、程序写好后，保存的文件名为？然后建立工程（project），进行编译（compiler）。2、上面程序有误，请改正错误。3、编译无误后进行仿真（simulation）。仿真前需建立一个波形文件vectorwaveformfiles。如何建立波形文件？仿真需要哪几个步骤？4、见图，在调出管脚时，选项filter一栏下拉菜单中你倾向于选择哪一项？“pins：all”还是“pins：assigned”？为什么？5、仿真节点（node）调出后，需设置仿真时间endtime和输入信号clk波形

4、。如，仿真时间endtime设置为：输入信号clk设置为时钟信号：这样设置有何不妥？？6、仿真结果达到逾期要求后，如果要做硬件测试，下一步是编程下载（programmer），就本校实验箱情况，硬件参数设置hardwaresetup设为：Masterblaster、byteblasterMV、enthernetblaster中的哪一种？四、问答题或编程题。（55分）1、画出用D触发器实现2分频的电路。（5分）2、依照Altera公司PLD器件的命名规则，说明器件型号EP1K30TC144-3的含义。（7分）3、用VHDL语言设计一带异步清零端的计数器，进行0~6的计数。（10分）4、（

5、1）分别用VHDL语言中的顺序语句和并行语句设计“串并变换模块”，实现1路串行码输入，7路并行码输出。（30分）模块要求如下：输入时钟：clk输出信号：dataout[6..0]输入数字信源：m输出信号指示端：oe，高电平有效使能端：en，高电平有效指示信号:s[2..0]（2）程序编译（compiler）成功后，想要生成如下模块，在QuartusII软件中如何操作？（3分）