Cadence SE使用简明手册

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1、CadenceSE使用简明手册准备工作1布局布线流程2Step1读入LEF工艺文件2Step2读入标准单元的Verilog模型2Step3读入Verilog网表文件3Step4读入电源PAD和Corner网表3Step5FloorPlan4Step6手工移动CornerPAD5Step7PlaceIOPAD6Step8插入IOBridge6Step9放置宏单元7Step10AddPowerRing7Step11PlaceCell7Step12PlaceFillerCells8Step13ConnectRing8Step14WRo

2、ute9注意事项1．由于SE版图设计可能需要反复循环多次，SE也有可能异常退出，在设计过程中每个步骤都使用save/fload命令或者从菜单上直接选择FileàSaveas保存当前的结果，可以节约很多时间。这里建议在最终确保正确前不要覆盖前次保存的结果，而选择Saveas保留中间过程2．SE操作过程中，如果上一步操作结果中出现了错误（ERROR）信息，SE就不能再正确处理后续的命令，必须重新调入上一步保存的结果，使用fload命令或者从菜单上直接选择FileàOpen。准备工作1．综合得到正确的verilog网单文件2．建议在设

3、计文件目录下建立layout子目录存储SE工作过程中的全部文件。3．编写se.ini初始化文件，在这个文件中制定临时文件的保存路径（即用save命令保存的文件都将放置到该目录下）该文件只有一行内容setvdb.design.dir"dbs";在layout目录下建立dbs子目录，命令：mkdirdbs4．全部可能要用到的工艺库文件已经被整理放置到/eda/cadence/huang/course_lib目录下5．键入seultra&或者sedsm&或命令，运行SEsedsm-m=200&（指定SE启动时使用200M内存）布局布线

4、流程Step1读入LEF工艺文件依次读入两个LEF工艺文件，注意一定要先读入描述标准单元LEF文件，再读入描述IO端口的LEF文件。直接从菜单选择FileàimportàLEF，在弹出的对话框（Fig1）中选择路径到/eda/cadence/huang/course_lib目录下，先读入umc18_61m.lef文件。重复上述过程，读入umc18io3v5v_61m.lef文件Fig1读入LEF文件对话窗口Step2读入标准单元的Verilog模型需要读入的同样是两个文件，但不同于LEF文件，这两个文件可以一次性全部读入。直接从

5、菜单选择Fileàimportàverilog，在弹出的对话框中选择Browse，在后续弹出的窗口中，将路径指到/eda/cadence/huang/course_lib目录下，添加umc18.v文件和umc18io3v5v.v文件（Fig2右图）。在Options中，将PowerNets、Logic1Net改成VDD，将GroundNet、Logic0Net改成GND，将SpecialNets一栏填写上VDDGND，参见Fig2左图所示形式。Fig2读入标准单元的Verilog模型Step3读入Verilog网表文件这里读入的

6、是前面用DesignCompiler综合得到的网单直接从菜单选择Fileàimportàverilog，在弹出的对话框中选择网单存储的路径并读入相应的网表文件。填写Verilogtopmodule名称，一定要确保与利用综合得到的整个系统的网表的topmodule一致。Step4读入电源PAD和Corner网表首先，编写相应的网表文件.def，对电源PAD和CornerPad进行声明。以下是.def文件的格式，design后面的设计名称一定要保证和topmodule的名称相同Fig3.def文件示例直接从菜单选择Fileàimpo

7、rtàDEF将前面编写好的.def文件读入。Step5FloorPlan进行布局规划，结果将保存到floor文件。直接从菜单选择FloorPlanàInitializeFloorPlan，在弹出的对话框（Fig4左图）中对将要进行的设计进行一个整体的规划。以下对该对话框中的内容进行几点解释：DieSizeConstraint部分：选择AspectRatio将给出一个整个布局区域的宽长比，通常宽长比设定为1.0，这样最终得到的芯片将是一个方形；选择Height或Width将给出布局区域的一个方向上的长度限定，软件在自动布局过程中将

8、只考虑满足这个方向上的宽长比要求，而可能在另一个方向上随意缩伸；选择FixedSize将同时给定Height和Width值，这也就限定了整个布局区域的大小。这部分的选择因用户的实际情况而定。IOToCoreDistance部分：这部分定义了IOPAD到核心模块的