实时数字信号处理第4章存储器

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1、实时数字信号处理第4章存储器分级存储器模型内核都支持分级存储器片上一级（L1）指令、数据和暂存存储器3个独立部分内核一部分单周期访问片上二级（L2）核外片上存储器空间较大但延迟也较大片外L3存储器同步、异步存储器有更大的空间，但延迟也更大内核片上存储器L1100KB32KB指令存储器16KB指令SRAM；16KB指令Cache/SRAM（可通过通道或线锁定Cache）64KB数据存储器32KBSRAM；32KB数据Cache/SRAM4KBScratchPadSRAM（数据暂存存储器）5个特点改进的哈佛体系结构每时钟周期多达4个内核存储器访问一个64-bit指令取指，两个3

2、2-bit数据加载，一个流水线的32-bit数据存储同时进行系统DMA、Cache维持和内核访问具有高带宽、低延迟性能，能提供确定性访问时间和非常高的吞吐量用于要求直接控制访问时间的应用用于关键DSP算法和快速文本切换（CCLK速度）指令和数据Cache（带Cache控制硬件的SRAM）高性能、简单编程模型，消除了数据移入/出L1存储器的显性操作快速移植、开发，无需为存储器组织进行性能优化指令和数据cahe选项用于微控制器代码提供了操作方便的Cache控制程序设计指令，如PREFETCH和FLUSH具有存储器保护功能L1指令SRAM32KBL1指令SRAM配置为SRAM16

3、KB存储器组分为4KB子组，由处理器和DMA独立访问16KBL1指令存储器配置为4通路设置关联Cache指令可进入高速缓存中4个不同的通道减小了高速缓存线（CacheLine）的置换频率，提高了整体性能可以解除L1指令Cache单个通道或线的锁定，允许进一步控制时间关键代码L1数据SRAM数据组A和数据组B如果都配置为SRAM，每个16KB组都分成4个4KB子组，可以独立地被处理器和DMA访问各自的一个16KB组可配置2通路设置关联结构Cache提供了两个独立的位置来保持被缓存的数据减少了CacheLine的置换率，提高了整体性能ScratchPadSRAM专门的独立的4K

4、BScratchPadSRAM用于ScratchpadDataSRAM不能设置为Cache或DMA对象在要求快速的应用中用于映射用户和监控堆栈在中断处理时获得最快的上下文环境切换L2、L3、MMR、BOOTL2128KBL2具有低延迟、高带宽能力，与L1构成了片上存储器分级结构不能配置为Cache，能够存储指令和数据但为使能了部分或全部Cache的系统提供确定的、限定的访问时间L1Cache设置成从L2上高速缓存指令和数据L34组异步存储器空间和4组同步DRAM（SDRAM）空间每个异步组固定为64MB，而每个同步组可以配置成16-128MBSDRAM起始地址是0x0000

5、0000，异步存储器组起始地址是0x20000000MMR存储器空间高端部分分配给内核和系统MMR在监控模式或仿真模式下访问这个区域BootROM内部存储器空间的低2KB空间根据引导方式，复位时处理器在这个空间执行相应的引导程序处理器没有定义单独的I/O空间L1指令存储器组结构L1指令存储器子组指令存储器控制寄存器IMEM_CONTROL1ENICPLB位与CPLB描述符使能L2存储器被高速缓存访问存储器配置为Cache用ENICPLB位使能CPLB通过CPLB描述符（ICPLB_DATAx和ICPLB_ADDRx寄存器）指定想要作为Cache使能的存储器页面复位后默认的指

6、令CPLB是禁止的只通过L1存储器接口来执行最小地址检查异常试图访问保留（没有安装）的L1指令空间、L1数据空间、MMR空间去取指令描述符（ICPLB_DATAx和ICPLB_ADDRx寄存器）更新先必须使用ENICPLB位禁止CPLB应跟着一条CSYNC指令加载存储顺序是不可靠的使能或禁止Cache或CPLB写IMEM_CONTROL后紧接一条SSYNC指令以确保正确的行为要确保正确行为和未来兼容性，所有保留位必须置0L1指令SRAM取指内核通过64位宽取指总线读取指令地址64-bit对齐返回任一16-bit、32-bit或64-bit指令的组合4个16-bit指令，两个

7、16-bit指令和一个32-bit指令，或一个64-bit指令DAG不能直接访问L1指令存储器异常写L1指令SRAM必须通过64-bit宽的系统DMA口SRAM单端口子组集合，双端口特征系统和内核同时进行访问不是同一子组的同一个（地址位2匹配的）32-bit单元否则，系统DMA控制器优先权高于内核L1指令Cache4通路设置关联的16KB指令Cache不能直接访问Cache为改善关键代码平均延迟，每一Cache通路可单独锁定只有被CPLB指定的能够作为高速缓存的存储器页面才可进行高速缓存操作任何要访问的存储器位置必