《可编程ASI》PPT课件

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1、可编程ASIC核心语法与基础电路设计学时分配：4电子科技大学进度1.绪论。2.设计流程。3.模块化硬件与进程模型。4.信号传输模型。5.核心语法与基础电路设计。6.状态机设计。7.可靠设计与高速设计。8.可编程逻辑器件。9.数字信号处理的fpga实现。10.数字系统的RTL设计。电子科技大学VHDL中的对象信号:全局量(进程之外定义)，代表硬件连线，赋值有Delta延时变量：局部量(只在进程内可见)，不代表硬件连线，只代表一个“值”或者“运算结果”，赋值为立即有效。常数：全局量。直接与高电平或者地电平相连接。具体可参考教材(第一版)中p.78的总结。电子科技大

2、学设计中要注意变量是VHDL为仿真而专门引入的概念，实际上因为它不具备硬件特性，因此在RTL设计中要尽量避免使用。而在使用VHDL高层建模或者仿真时，可以适当使用变量。电子科技大学数据类型VHDL的对象所能使用的数据类型有：位，位矢量；整数，自然数，实数；布尔量；时间；字符，字符串；错误等级。直接地描述硬件的结构，可以直接被硬件综合。电子科技大学数据类型VHDL的对象所能使用的数据类型有：位，位矢量；整数，自然数，实数；布尔量；时间；字符，字符串；错误等级。其可综合性根据综合器的综合能力不同而不同。电子科技大学数据类型VHDL的对象所能使用的数据类型有：位，位

3、矢量；整数，自然数，实数；布尔量；时间；字符，字符串；错误等级。纯粹用于仿真，不可综合。电子科技大学整型的注意事项使用整型时，应该指定数据的取值范围。因为这样可以指导综合器使用多少数据线来实现它如果不指定，则综合器会考虑最坏的情况，使用32bit来实现。电子科技大学信号的特性本门课涉及的内容：驱动能力；取值状态；传输延时；功耗。电子科技大学驱动能力电子科技大学高阻态‘Z’与总线复用错误电路：在VHDL中，这种情况叫做多驱动。思考：会造成什么后果？电子科技大学高阻态‘Z’与总线复用·一般情况下，几路输出同时驱动一路负载时，只允许一路有逻辑电平1或0输出，其他路必

4、须输出高阻z.·思考：哪种电路可以实现线与？电子科技大学因此对于STD_LOGIC型其取值有：“U”——初始值“X”——不定“0”——0“1”——1“Z”——高阻“W”——弱信号不定“L”——弱信号0“H”——弱信号1“-”——不可能情况电子科技大学实际信号传输延时的硬件机制由晶体管的开关时间、晶体管特性电阻和特性电容、线路分布电阻和分布电容引起。具体内容可以参考数字逻辑设计的教材。电子科技大学实际信号传输延时的VHDL描述分两种：传输延时与惯性延时。传输延时：b<=transportaafter20ns;惯性延时：b<=aafter20ns;电子科技大学传输

5、延时b<=TRANSPORTaAFTER20ns；电子科技大学惯性延时b<=aAFTER20ns；电子科技大学功耗与分布电容、逻辑电平门限、工作速率等决定。以后将具体讲述这部分的内容。电子科技大学进程与硬件的对应u1u3u2abcefgVHDL解决方案：一个硬件模块对应一个软件进程。U1:process(a,b)…U2:process(c)…U3:process(e,f)…电子科技大学进程的调度算法及信号赋值进程：并发执行。具体算法详见板书。也可以参考课件“sry_模块化硬件与进程模型.ppt”与“sry_信号传输模型.ppt”。以下课件只讲述一些比较特殊的情

6、况。电子科技大学信号与变量的区别电子科技大学进程内的信号赋值:顺序执行，并行赋值例1：ProcessBegina<=‘1’;a<=‘0’;Endprocess;这两个赋值实际上是“并行”(也可以说“并发”)的。但是由于process内语句运行的顺序性，后者将比前者“晚”到达一个很微小的时间。结果：a=‘0’。电子科技大学进程内的信号赋值:顺序执行，并行赋值例1：ProcessBegina<=‘1’;a<=‘0’;Endprocess;在实际设计中，应该尽量避免出现这种对信号多次赋值覆盖；这意味着，尽量不要使用书上的在process内部进行信号初始化的方法(

7、后面将详细讲述)。结果：a=‘0’。电子科技大学进程内的信号赋值:顺序执行，并行赋值例2：Process(a,b,c,d)Begind<=a;x<=cXORd;d<=b;y<=cXORd;Endprocess;结果：x<=bXORc;y<=bXORc;电子科技大学VHDL中的变量与c语言的变量一样，赋值是立即有效的。Process(a,b,c)–注意d为变量(用variable声明)Begind:=a;x<=cXORd;d:=b;y<=cXORd;Endprcoess;结果：x<=aXORc;y<=bXORc;电子科技大学程序结构Library…；--库，包

8、等的说明Entity…；--实体说明A