quartus_2_使用错误集锦

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1、Quartus2使用错误集锦4月24日更新....1.Error:Top-leveldesignentity"test"isundefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块的module名改成和工程名同名2.Error(10278):VerilogHDLPortDeclarationerrorattest.v(4):inputport"clk_in"cannotbedeclaredwithtype"reg"原因：输入变量不能定义成reg型，必须是wire型，我们做的

2、一个芯片的输入引脚需要是实时采集输入数据的，所以必须是wire（导线），不能是寄存器型解决方法：把输入信号定义成线型wire3.Error(10137):VerilogHDLProceduralAssignmenterrorattest.v(12):object"led"onleft-handsideofassignmentmusthaveavariabledatatype原因：数据类型定义错误或者赋值类型错误解决方法：在always过程块中被赋值的变量必须是reg（寄存器型），用assign连续赋值

3、的对象必须定义成wire（线型）4.Error:Can'tplacemultiplepinsassignedtopinlocationPin_108(IOC_X34_Y2_N0)原因：PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。如果要用它当普通IO，需要提前设置一下解决方法：assignments>device>deviceandpinoptions>dual-purposepins里面把nCEO设置成useasregulari/o就可以了5.Error(10028):Ca

4、n'tresolvemultipleconstantdriversfornet"key_flag"atclock.v(33)原因：一个变量不能同时被在两个always过程块中被赋值解决方法：在两个always过程块中用两个不同的变量名，可以在module最后用assign把变量的值作最后的统一，但是注意wire型和reg型的变量类型定义6.Warning(10230):VerilogHDLassignmentwarningatSMG_1S.v(21):truncatedvaluewithsize32t

5、omatchsizeoftarget(8)原因：赋值语句的等号两端数据的位宽不一致。例如：sec<=sec+1;sec定义是8位的寄存器型，而表达式中的“1”，默认为32位的十进制数，等式右边是32位数据，等式左边是8位变量，所以赋值时会有警告。解决方法：把"sec<=sec+1;"规范化，改写成"sec<=sec+1'd1"。7.Warning:Found8outputpinswithoutoutputpinloadcapacitanceassignment原因：负载电容警告。loadcapacit

6、ance和IO输出结构有关的设置,用来控制波形的上升下降沿的控制,用于阻抗匹配防止产生过冲.低速电路一般不需要考虑。解决方法：Assignments-->AssignmentEditor中的AssignmentName栏中进行设置。一般可以忽略此警告...8.Error(10818):Can'tinferregisterfor"dis_data[0]"atkey_down.v(56)becauseitdoesnotholditsvalueoutsidetheclockedge原因：赋值语句的逻辑混乱，

7、由于条件判断语句采用了非阻塞赋值，容易产生逻辑混乱。解决方法：将非阻塞赋值“<=”改成阻塞赋值“=”，并不是任何情况下都是用非阻塞赋值好，阻塞和非阻塞适用于不同环境，根据环境要求选择赋值方式9.Error(10200):VerilogHDLConditionalStatementerroratshumaguan.v(23):cannotmatchoperand(s)intheconditiontothecorrespondingedgesintheenclosingeventcontrolofthea

8、lwaysconstruct原因：条件判断语句逻辑不匹配。always@（）括号内的敏感信号，与beginend块中的判断语句逻辑不匹配。例如always@（negedgexxx）beginif(xxx)....end敏感信号列表中判断的是xxx的下降沿，但是if语句判断的xxx是否为“1”，这样if语句将永远不可能执行，不符逻辑解决方法：注意always@括号内的敏感信号列表，到底是上升沿还是下降沿，还是两个都要，根据不同场合选择合适的敏感信号10.不