北理工数电仿真实验

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1、本科实验报告实验名称：一、QuartusII9.1软件的使用二、模十状态机与7段译码器显示三、数字钟的设计与仿真课程名称：数电仿真实验实验时间：任课教师：实验地点：实验教师：√原理验证实验类型：□综合设计学生姓名：□自主创新学号/班级：组号：学院：同组搭档：专业：成绩：实验一QuartusII9.1软件的使用一、实验目的：一、通过实现书上的例子，掌握QUARTUSII9.1软件的使用；二、编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计以及QUARTUSII9.1软件的使用。二、实验步骤：1、程序；modulee

2、x4(inputclk,load,en,input[3:0]qin,outputreg[7:0]seg);reg[3:0]qout;always@(posedgeclkorposedgeload)beginif(load)qout<=qin;elseif(en)if(qout==4'b1001)qout<=4'b0000;elseqout<=qout+1;elseqout<=qout;endalways@(qout)begincase(qout)0:seg<=7'b1000000;1:seg<=7'b1111001;2:seg<=7

3、'b0100100;3:seg<=7'b0110000;4:seg<=7'b0011001;5:seg<=7'b0010010;6:seg<=7'b0000010;7:seg<=7'b1111000;8:seg<=7'b0000000;9:seg<=7'b0010000;default:seg<=7'b0001000;endcaseendendmodule2、功能图3、操作步骤（1）、建立VerilogHDL文件先建立一个工作目录文件，创建一个新项目并对项目命名：对参数设置点击Finish完成创建：（2）、新建文件：点击File—>

4、New，弹出对话框后选择VerilogHDLFile，然后进行编写代码。对VerilogHDLFile编译：从菜单栏中选择Processing－Start－StartAnalysis&Synthesis，选取菜单中Processing－StartCompilation进行全编译。运行没有问题后点击File中New，弹出对话框后选择VectorWaveformFile，在空白处右键选择Insert选择InsertNodeorbus…点击NodeFinder在Filter中选择如下选项，点击List，点击》全选点击ok即可。设置时钟并在

5、Qin中设置16进制，起始为7（3）、仿真点击Processing中的SimulatorTool，在mode中选择Functional进行功能仿真或者选择Timing进行时序仿真功能仿真：时序仿真：功能仿真结果：时序仿真结果：选做：3-8译码器（1）设计思路随着时钟信号clk上升沿的到来，输入D2D1D0从000加到111，每个输入D2D1D0对应着一个输出Q7Q6Q5Q4Q3Q2Q1Q0，对应关系如真值表所示：输入输出D2D1D0Q7Q6Q5Q4Q3Q2Q1Q000000000001001000000100100000010001

6、100001000100000100001010010000011001000000111100000003-8译码器真值表如果输入错误，则输出Q7Q6Q5Q4Q3Q2Q1Q0=11111111。（2）、程序moduleex38(inputclk,outputreg[7:0]Q);reg[2:0]D;always@(posedgeclk)beginD<=D+1;endalways@(D)begincase(D)0:Q<=8'b00000001;1:Q<=8'b00000010;2:Q<=8'b00000100;3:Q<=8'b000

7、01000;4:Q<=8'b00010000;5:Q<=8'b00100000;6:Q<=8'b01000000;7:Q<=8'b10000000;default:Q<=8'b11111111;endcaseendendmodule（3）实验步骤：建立新项目ex38，如以上实验操作，进行功能仿真与时序仿真功能仿真仿真结果时序仿真仿真结果三、实验心得通过实验一的学习，我初步掌握了QUARTUSII9.1软件的使用方法，并尝试编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计，对QUARTUSII9.1软件的使用更加熟练

8、。第一天的学习为后两次实验的进行奠定基础。实验二模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VerilogHDL硬件描述语言。二、实验步骤：本设计有分频器、多路选择器、状态机和译码器