同步复位和异步复位

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1、【Verilog】同步复位和异步复位比较同步复位sync异步复位async复位信号只有在时钟上升沿到来时无论时钟沿是否到来，只要复位特点才能有效。信号有效，就进行复位。Verilogalways@(posedgeCLKornegedgealways@(posedgeCLK)描述Rst_n)1）利于仿真器仿真。1）设计相对简单。2）因为只有在时钟有效电平到2）因为大多数目标器件库的来时才有效，所以可以滤除高于时钟dff都有异步复位端口，因此采用优点频率的毛刺。异步复位可以节省资源。3）可以使所设计的系统成为3）异步复位信号识别方便，100%的同步时序电路，有利于时序分而且可

2、以很方便的使用FPGA的全析。局复位端口GSR。1）复位信号的有效时长必须大于时钟周期，才能真正被系统识别并1）复位信号容易受到毛刺的完成复位任务。同时还要考虑，诸如：影响。clkskew,组合逻辑路径延时,复位延时等因素。缺点2）在复位信号释放(release)的时候容易出现问题。2）由于大多数的逻辑器件的目具体就是说：若复位释放刚好在标库内的DFF都只有异步复位端口，时钟有效沿附近时，很容易使寄所以，倘若采用同步复位的话，综合存器输出出现亚稳态，从而导致器就会在寄存器的数据输入端口插亚稳态。入组合逻辑，这样就会耗费较多的逻辑资源。总结推荐使用异步复位，同步释放的方式，

3、而且复位信号低电平有效。相关讨论：1、同步电路和异步电路的区别是什么？异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和保持时间，待下面介绍。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(

4、或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而

5、IntelPentium4处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用

6、oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么是Setup和Holdup时间？5、setup和holdup时间,区别.6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。7、解释setup和holdtimeviolation，画图说明，并说明解决办法。时间(SetupTime)和保持时间（Holdtime）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metast

7、ability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。9、什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路在组合逻辑中，由于多少输入信号