基于3D集成电路的测试技术

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1、、基于3D集成电路的测试技术摘要：硅通孔技术，提供了高密度、低延时和低功耗的垂直互连，芯片在三维方向堆叠的密度大、互连线短，从而使三维堆叠芯片成为可能。文章介绍了基于TSVs的三维堆叠芯片新的测试流程TSVs绑定前测试的挑战和TSVs绑定后的可靠性与测试挑战.包括环形振荡器、模拟退火法、MEMS探针和磁场成像技术，并且介绍了一种对于测试技术的优化方法。关键字：3D集成电路硅通孔测试技术Abstract：through-siliconvias(TSVs)technologyprovideshigh-den

2、sity,low-latencyandlow-powerverticalinterconnectsthroughathinned-downwafersubstrate,therebyenablingthecreationofthree-dimensionalstrackedIcs(3D-ICs).Thenew3DstrackedchipstestprocedurebasedonTSVs,thechallengeofpre-bondtestandthereliabilityandtestchallenge

3、ofTSVspost-bondaredescribed,includingRingOscillators,SimulatedAnnealing,,MEMSProbingandMagneticFieldImaging.Andthepaperintroducesaoptimizationmethodfortestingtechnology.Keywords:3D-Icsthrough-siliconviastestingtechnology.、第一章引言尽管TSVs互连的三维芯片堆叠仍有许多技术挑战，但其仍

4、被视为是一种关键技术以帮助半导体行业遵循摩尔定律到下一个10年。3DICs利用快速、密集的片内通孔，克服了互连扩展的障碍。此外，3DICs技术还使得芯片外形尺寸更加紧凑，从而实现真正意义上的SoC但为满足该技术的高精度要求，需要对每一片IC进行电气测试，以剔除有缺陷的部件，保证提供给用户的产品质量。然而，3D技术的采用，受到了对3D测试问题认识不足和缺乏DFT技术的阻碍，其解决方案仍然未得到很好的研发，致使预期收益与使用价值之间存在较大的差距，因此在所有挑战中3DICs测试的工具和方法被视为头号挑战就不

5、足为奇了。此外，三维芯片堆叠还存在一些特有的测试挑战。[1-5]1.三维IC的优点三维IC具有比传统二维IC更多的优点：（1）互连线长度的缩短：与传统的二维芯片设计相比较，一个三维芯片比传统的二维设计具有更短的全局互连线长度。这种全局互连线长的减少可明显降低线延迟和功耗。前人研究工作指出，三维芯片结构可减少的布线长度为使用的芯片层数的平方根的一个因子。[3]二维IC芯片薄化TSV连接三维IC图1三维集成电路的实现过程（2）性能改进：因为减少了平均互连线长度，关键路径的互联长度也相应减少，可得到更高的三维

6、IC性能，堆叠的带宽也得到改善。一些学者的研究工作证明了三维芯片的这些优点。三维算数部件设计证明了它的延迟优势。各种设计表明线长的减少使得三维算数单元设计可获得约为6-30%的延迟缩减。Intel证实，通过以中度流水的连线为目标，当Intel奔四处理器被折叠到两层三维芯片中时，流水的改变导致近15%的性能的改进。三维缓存设计方面，由于互连主宰着缓存访问延迟，而缓存访问决定着微处理器的关键路径，因而具有细粒度的三维划分的三维缓存设计可缩短缓存访问时间。（3）降低功耗和能量：随着制造技术的升级，芯片系统的总

7、体功耗中互连功耗占的很大一部分。线长的减少进而可节省三维IC设计的能量。三维Intel实现中，由于全局互连减少，中继器的数目和中继锁存器被减少50%。这样的三维堆叠重设计性能提高15%，功耗降低15%。（4）更高的内存带宽：以TSV为中心的三维芯片技术可提供更高的内存带宽，因为TSV可提供I/O引脚之外的带宽需求。Intel使用基线IntelCore2Duo处理器研究了内存带宽优点。有了堆叠内存，晶片上缓存容量增加了，性能改进了，减少了片外内存带宽需求。（5）异构堆叠：三维芯片技术可实现异构集成，因为不

8、同层可被单独制造，然后堆叠起来。在异构堆叠中，每一层可有专门的电路类型如RF、模拟、内存，MEMS、数字等。一些学者开始考虑将非挥发性内存如电磁RAM，或处理器顶上的变相内存堆叠起来，从而完成划算的异构集成。、（1）更小的面积和降低的成本：三维芯片技术的一个明显的优点为，晶元划分可产生的较小面积。随着技术升级和更高密度需求，微处理器的晶元尺寸逐渐增加。其结果是，制造产出受影响，导致更高的制造成本。[5-12]2.三维IC的研究内容图2，当前