LCD原理及Design注意事项 (1)

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1、LCD原理及Design注意事項授課人：盧副處一．Panel分類及工作原理1．Panel分類：Conventional,SIP,LVDS,RSDSADCScalarMCUSourceICGateICTimingControllerDC-DC(產生四組電壓)GammamainboardPanelR/G/BData3.3VH/VSyncD_en/D-CLK2.TFTLCDMODULE:3.Conventionalpanel：a)15"TTLb)15"LVDSc)17"LVDSSIPpanel(可控制液晶的顯示方式)：a)15"SIP-RSDSb)1

2、5"SIP-TTLc)17"SIP-RSDS備註：A)、Singlepixelpanel已經phaseout現都用DoublepixelpanelB)、把Conventionalpanel中的Timingcontroller移到mainboard即為SIPpanelC）、RSDS&LVDS與EMI本身有關的因素,thedifferentbetweenRSDS&LVDSisat頻率和電壓(1)、TTLPANEL:15"1024*768@75Hzmaxpixelclock=79.8MHz(VESATable),Scalar可programing輸出

3、Doublepixeldate可使頻率度為79.8/2≒40MHz，使EMI容易通過，但其信號電壓較高，約3~5V，故EMI較LVDS與RSDSPANEL稍微差一些。ScalarSourceICGateICGAMMAT-conDC-DCmainboardRGBH-SyncV-SyncH/V-SyncR0-R7oddG0-G7oddB0-B7oddR0-R7evenB0-B7evenG0-G7evenConv.Panel備註:R.G.B有Odd.Even之分的原因;以TTL15”為例,分辨率為1024*768@75Hz;MAXPIXELDCLK為

4、79.8MHz,對於PANEL而言,此CLK頻率太高,為了降低頻率,採用隔點掃描的技術,將頻率降為39.9MHz,但對於640*480@60Hz,DLK僅有25MHz,如在分頻則降為12.5MHz

5、為必測Timing,且用DOTPattern測試,因此畫面DataFrequency最高,最後用32灰階Check看是否有亮線(因線太長,Drive會不夠,Bead會不良造成)(2)、LVDS(LOWVoltageDifferentialSignal)PANEL:由於TimingControl在panel一端，故依然屬於TTL結構；a、由於17”panel的DCLK可達到135MHz,而大於60MHz時，EMI就已經很難過了，故縱使使用TTL類似的將頻率減辦也是沒有辦法完成的，故產生了LVDS.b、LVDS：lowvoltagedifferen

6、tialsignal把scalar輸出的信號為7位編碼成一位輸出，data的頻率度為原來的7倍，使用等長絞線傳輸，可使高頻信號的EMI容易通過。R0~R6----〉TX0+/TX0-R7,G0~G5--àTX1+/TX1-G6G7,B0~B4--àTX2+/TX2-B5~B7,HsVs,XX-àTX3+/TX3-TCLK--àTCLK+/TCLK-Tx0+/Tx0-Tx1+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk-PANELEVENLVDSODDDECODEEVENSCALERODDLVDSTx0+/Tx0-Tx1

7、+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk-LVDS首先R.G.BR0~R7G0~G7B0~B7各8bit經過7bit編碼後成爲這樣，若DLK=60MHz,60MHz60MHz*7=420MHz,因LVDSIC本身可以達到500MHz~600MHz,所以沒有問題，且其電壓只有0.3V，故EMI沒有問題。a、15”和17"LVDSpanel差異：A)、17”LVDS：SCALER和PANEL分別均有兩顆LVDSIC.1280*1024@75Hzmaxpixelclock=135MHzScalarmainboardRG

8、BH/V-SyncH/V-SyncR0-R7evenB0-B7evenG0-G7evenLVDSSourceICGateICT-conDC-DCPan