CPLD原理 李荣

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1、南京理工大学毕业设计说明书(论文)作者:李荣学号：0901170129学院(系):机械工程学院专业:测控技术与仪器题目:CPLD概述牛国柱指导者：(姓名)(专业技术职务)评阅者：(姓名)(专业技术职务)2012年3月10一、CPLD原理CPLD(ComplexProgrammableLogicDevice)直译的话称为复杂可编程逻辑芯片。它也属于大规模集成电路LSI(LargeScaleIntegratedCircuit)里的专用集成电路ASIC(ApplicationSpecificIntegratedCircuit)

2、。适合控制密集型数字型数字系统设计，其时延控制方便。复杂的可编程逻辑器件CPLD规模大，结构复杂，属于大规模集成电路范围。CPLD有五个主要部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制块。1．逻辑阵列块（LAB）一个逻辑阵列块由16个宏单元的阵列组成，多个LAB通过可编程阵列(PIA)和全局总线连接在一起。如图5.1全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于每个LAB有下列输入信号。来自作为通用逻辑输入的PIA的36个信号全局控制信号，用于寄存器辅助功能从I/O引脚到寄存器的直接输入通

3、道2．宏单元MAX7000系列中的宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。各部分可以被独自配置为时序逻辑和组合逻辑工作方式。其中逻辑阵列实现组合逻辑，可以为每个宏单元提供5个乘积项。乘积项选择矩阵分配这些乘积项作为到“或门”和“异或门”的主要逻辑输入，以实现组合逻辑函数，或者把这些乘积项作为宏单元中寄存器的辅助输入：如清零、置位、时钟和时钟使能控制。每个宏单元中的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或RS触发器的工作方式。触发器的时钟、清零输入可以通过编程选择使用专用的全局清零和

4、全局时钟，或使用内部逻辑（乘积项逻辑阵列）产生的时钟和清零。触发器也支持异步清零和异步置位功能，乘积项选择矩阵分配乘积项来控制这些操作。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O引脚，以实现组合逻辑工作方式。3．扩展乘积项每个宏单元的一个乘积项可以反相回送到逻辑阵列。这个“可共享”的乘积项能够连到同一个LAB中的任何其它乘积项上。尽管大多数逻辑函数能够用每个宏单元中的5个乘积项实现，但在某些复杂的逻辑函数中需要附加乘积项。为提供所需的逻辑资源，可以利用另一个宏单元，MAX70000结构也允许

5、利用共享和并联扩展乘积项，这两种扩展项可作为附加的乘积项直接送到本LAB的任意宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源实现尽可能快的工作速度。1)共享扩展项　每个LAB有多达16个共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列，便于集中使用。每个共享扩展项可被LAB内任何（或全部）宏单元使用和共享，以实现复杂的逻辑函数。图5.3给出了共享扩展项是如何馈送到多个宏单元的。2)并联扩展项　并联扩展项是一些宏观单元中没有使用的乘积项，并且这些乘积项可分配到

6、邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由LAB中邻近宏单元提供的。每个LAB有两组宏单元，每组含有8个宏单元（例如，一组为1～8，另一组为9～16）。在LAB中形成2个出借或借用并联扩展项的链。一个宏单元可以从较小编号的宏单元中借用并联扩展项。例如，宏单元8能够从宏单元7，或从宏单元7和6，或从宏单元7、6和5中借用并联扩展项。在有8个宏单元的每个组中，最小编号的宏单元仅能出借并联扩展项；而最大编号的宏单元仅

7、能借用并联扩展项。如图5.4给出了并联扩展项是如何从邻近的宏单元中借用的。宏单元中不用的乘积项可分配给邻近的宏单元。4．可编程连线阵列PIA通过可编程连线阵列可将各LAB相互连接构成所需的逻辑。这个全局总线是可编程的通道，它能把器件中任何信号源连到其目的地。所有MAX7000系列器件的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到整个器件内的各个地方。只有每个LAB所需的信号才真正给它布置从PIA到该LAB的连线，如图5.5是PIA信号布线到LAB的方式。5．I/O控制块I/O控制块允许每个I/O

8、引脚单独地配置成输入/输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它能由全局输出使能信号中的一个控制，或者把使能端直接连接到地（GND）或电源（VCC）上。MAX7000系列器件的I/O控制框图如图5.6所示。MAX7000器件有6个全局输出使能信号，它们可以由以下信号驱动：两个输出使能信号、一个I/O引脚