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1、大连东软信息学院高级数字系统设计与验证实验报告实验名称Verilog-HDL逻辑编程与仿真实验成绩（评语）教师签字日期学时姓名老田学号11160xxxx班级同组同学老田实验时间实验地点实验目的或要求了解基于FPGA的数字系统设计流程，熟悉DE2-115开发板资源及EDA工具的使用，掌握电路设计、逻辑综合、仿真、布局布线、下载的方法和操作，完成加法器和计数器功能模块的设计与实现。Part1:熟悉EDA开发工具1、加法器代码。2、加法器编译后综合报告截图，并指明有多少逻辑单元。3、逻辑验证正确后，对验证波形图截
2、图。注意要包含信号名。Part2:4位串行进位加法器的设计与实现1、编写RTL代码，使用Quartus开发工具完成对加法器的编译。观察综合报告，查看逻辑单元的数量和传输延时。2、编写testbench文件，在modelsim工具中对加法器进行逻辑验证，通过波形图判断逻辑是否正确。3、正确配置开发板引脚，综合后生成FPGA开发板的下载文件，下载到开发板后进行实际功能验证。Part3:4位超前进位加法器1、对超前进位和行为级加法器进行仿真，对比电路逻辑图，Logicelements数量。2、使用超前进位加法器设
3、计驱动七段数码管，正确显示计算结果。Part4:计数器设计1、计数器设计要求：ABCD：计数初值；Q：计数输出；LD：计数初始值输入使能；CLR：计数器清零；EN：计数使能；U/D：上行下行计数。每个时钟上升沿计数器自动计数一次。2、当计数到15时，输出END_COUNT＝1，否则END_COUNT=0实验内容（算法、程序、步骤和方法）Part1:熟悉EDA开发工具1、加法器代码：adder_tianchuyang.vmoduleadder_tianchuyang(A_in,B_in,C_in,S_out,
4、C_out);inputA_in,B_in,C_in;outputS_out,C_out;assignS_out=A_in^B_in^C_in;assignC_out=(A_in&B_in)
5、(A_in&C_in)
6、(B_in&C_in);endmoduleadd_tianchuyang_test.vmoduleadd_tianchuyang_test;//InputsregA_in;regB_in;regC_in;//OutputswireS_out;wireC_out;//InstantiatetheU
7、nitUnderTest(UUT)adder_tianchuyanguut(.A_in(A_in),.B_in(B_in),.C_in(C_in),.S_out(S_out),.C_out(C_out));initialbegin//InitializeInputsA_in=0;B_in=0;C_in=0;//Wait100nsforglobalresettofinish#10A_in=1;B_in=0;C_in=0;#10A_in=0;B_in=1;C_in=0;#10A_in=0;B_in=0;C_in
8、=1;#10A_in=1;B_in=0;C_in=1;#10A_in=0;B_in=1;C_in=1;#10A_in=1;B_in=0;C_in=1;#10A_in=1;B_in=1;C_in=1;#10$finish;//Addstimulushereendendmodule2、加法器编译后综合报告截图：有2个逻辑单元1、验证波形截图Part2:4位串行进位加法器的设计与实现1、串行进位加法器代码:moduleadder4_tianchuyang(cout,sum,a,b,cin);output[3:0]
9、sum;outputcout;input[3:0]a,b;inputcin;full_add1f0(a[0],b[0],cin,sum[0],cin1);full_add1f1(a[1],b[1],cin1,sum[1],cin2);full_add1f2(a[2],b[2],cin2,sum[2],cin3);full_add1f3(a[3],b[3],cin3,sum[3],cout);endmodule2.testbench代码:moduleadder4_tianchuyang_test;reg[3:
10、0]a,b;regcin;wire[3:0]sum;wirecout;integeri,j;adder4_tianchuyangadder(cout,sum,a,b,cin);always#5cin=~cin;initialbegina=0;b=0;cin=0;for(i=1;i<16;i=i+1)#10a=i;endinitialbeginfor(j=1;j<16;j=j+1)#10b=j;endinitial
