基于FPGA的数字电路实验报告

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1、清华大学电子工程系FPGA实验报告程宇昕2008011190无86实验一加法器设计一实验目的1.掌握加法器的工作原理和设计方法。、2.理解逐次加法器和超前进位加法器的原理。二1）4位逐次进位加法器1.设计方案利用全加器直接级联即可得到4位逐次进位加法器。2.原理说明及框图由一位全加器的原理可以写出真值表，如实验参考书所示，由此可以写出卡诺图，并化简得表达式和由此得到全加器的门级描述框图：现在只需将4个加法器单位级联，即可得到4位逐次进位的加法器。3.代码文件清单Task11.v4.仿真结果如图所示，功能正常5管

2、脚绑定用模式1电路，1键输入a，2键输入6，译码器5输出s。灯管D1代表进位，键7输入Ci，功能正常。2）4位超前进位加法器1.设计方案按照指导书上给出的表达式可得：对于4位超前进位加法器，逻辑框图如下图所示。各个进位表达式与的的关系如下所示：其中分别表示各个全加器的和信号与进位信号。2.原理说明及框图超前进位加法器使用更多的器件，要求所有进位端都能通过输入的两个加数和进位数直接表示出来，表达式如上图所示。直接转换为框图即可得到下图：3.代码文件清单Task12.v4.仿真结果及分析说明如图所示，仿真结果功能正

3、确5．管脚绑定用模式1，其余键指定同上。其中输出p用灯管D2表示，g用灯管D3表示，功能正常。3）8位超前进位加法器1.设计方案采用两单位四位超前进位加法器级联即可得到8位的加法器。2.代码文件清单Task13.vadder.v3.仿真结果及分析说明如图所示，结果正确4.管脚绑定用了模式1，a用键2，1表示，b用键4，3输入b，键7输入Ci，D1显示进位，输出和s用译码器6，5表示，功能正确。4）8位加法器（1位全加器级联实现）1.设计方案与第一问类似，仿照4位的实现原理，级联8个单位即可。2.原理说明及框图3

4、.文件清单Task14.v4.仿真结果结果正常对比8位逐次进位加法器8位超前进位加法器Totallogicelements16/5980Totallogicelements32/5980从速度上来比较，可以从仿真波形来看，8位逐次进位加法器出现了更多的延迟，而超前进位加法器从速度上快了很多，减少了几个ns的延迟。5.下载情况用模式1，输入与输出按键和显示的设计同上。功能正常。·5）8位BCD加法器1.设计方案在对BCD码进行加法运算时，可以先按二进制进行计算，然后对所得的结果进行修正即可。可以先得到4位BCD加

5、法器，级联即可得到8位的BCD加法器。对于4位BCD加法器，修正的原则是：若相加得到的数>9，则在此基础上加6得到修正值。1.原理说明及框图设计此加法器的关键是判断何时应该加6。这个问题比较好解决。当输出为11XX或者1X1X时就应该加上修正值了。所以我用了两个与门来判断是否超过9，进位端输出超过15的标志值。用或门联系上这3者，输出的值t0是否应该加上修正值6的信号了。我的想法是，做出一个修正值M[3:0]，另其第4位和第1位始终为0，若t0为1，则M的2，3位为1，否则为0.这样利用已经设计好的4位超前进位

6、加法器始终给结果加上M即可。这个设计比较简单。可以用下面的框图来表示（超前进位加法器用芯片表示）2.代码文件清单adder_4.vBCD.vTask15.v4仿真结果将以上的a，b化为2位10进制数，进行相加，可以得到s表示的2位10进制数，说明该BCD加法器功能正常。1.下载情况用模式1下载，其余按键与输出的设置同上。经验证功能正常。实验4竞争冒险消除实验1.实验目的·了解竞争冒险产生的原因及其避免方法·学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析2.设计方案按照指导书上的电路图仿真一遍没有消

7、除冒险的电路，然后再消出冒险，进行一次仿真，对比两次的结果。3.原理说明及框图按照书上所给电路图，用verilog进行门级描述即可。由于反相器的延迟时间比较短，几乎看不出任何毛刺现象，所以我在反相器之前加了lcell，有了延迟，才出了毛刺。4.代码文件清单Task21.vTask22.v5.仿真结果及分析说明加入冗余项之前：加入冗余项BC之后;说明加入了冗余项以后，成功消除了冒险险象。·思考题1.比较逐次进位加法器和超前进位加法器的区别。答：主要区别在于，超前进位加法器可以直接根据输入确定每一位的输出，所以运算

8、速度快，而这样消耗了更多的系统资源逐次进位加法器需根据每一位运算的情况确定进位，不过占用的系统资源更少。2.自行设计一个1位全减器。如何利用四位加法器实现一个4位全减器。答：因为减法可以看做是加上一个数的相反数。所以只需对减数求反，再用加法器与被减数相加即可。3.还有哪些方法可以消除竞争冒险？举例说明。答：通常有三种消除的方法：1)代数法若两级门电路的与-或（或者或-与）逻辑表达式在某