FPGA实验报告北信科

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1、实验报告课程名称复杂可编程逻辑器件及数字系统设计实验项目FPGA上机实验实验仪器计算机quartusII软件系别仪器科学与光电工程学院专业测控技术与仪器班级/学号测控1001学生姓名实验日期2012.12成绩指导教师实验三时序逻辑电路的设计一、实验目的1．设计8位锁存器、60分频器，并在实验装置上验证所设计的电路；2．了解时序逻辑电路的设计特点。二、实验要求用原理图输入方式设计8位锁存器、用AHDL输入方式设计60分频器。验证电路的外围器件可选用按键输入、数码管输出。三、实验程序1、LIBRARYie

2、ee;USEieee.std_logic_1164.ALL;ENTITYkeepISPORT(clk,cr,cd:INstd_logic;d:INstd_logic_vector(7DOWNTO0);q:OUTstd_logic_vector(7DOWNTO0));END;ARCHITECTUREw1OFkeepISBEGINPROCESS(clk,cr)--进程的敏感信号为时钟clk和清零信号crBEGINIFcr='1'THENq<=(OTHERS=>'0');--如果cr=1则异步清零ELSIF

3、rising_edge(clk)THEN--否则如果检测到时钟上升沿则嵌套IF语句IFcd='1'THENq<=d;--如果同步使能信号cd=1,则所存d的信号ENDIF;--否则保持原存数据ENDIF;ENDPROCESS;END;2、60分频器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfrq_divisport(clk:instd_logic;--输入时钟clk_out:outstd_lo

4、gic);--输出时钟endfrq_div;architecturebehavioraloffrq_divissignalcnt:std_logic_vector(28downto0);--计数器值signalclk_temp:std_logic;constantPRD:integer:=29;--计数器范围，PRD=N/2-1beginprocess(clk)-----------------计数器beginifclk'eventandclk='1'thenifcnt=PRDthen------计数

5、器值等于PRD时，clk_temp翻转cnt<="00000000000000000000000000000";clk_temp<=notclk_temp;elsecnt<=cnt+1;endif;endif;endprocess;clk_out<=clk_temp;endbehavioral;3、RTL原理图思考题：如何消除险象竞争？竞争险象消除的方法有很多，如增加冗余项、引入封锁脉冲、加通脉冲及接入滤波电容等。增加冗余项的方法[1]，是通过在原函数表达式中增加多余的“与”项或“或”项，使原函数在任

6、何条件下都不会出现或的形式，从而消除险象的产生。对逻辑险象一般可通过增加冗余项或乘上A+或A的形式。在卡诺图上相当于把相切的小方块用一个复合圈包围起来。通过在输出端连接一个RC低通滤波器来消除险象。因为干扰脉冲的频率远远高于正常输出信号的频率，利用RC的“隔高频通低额”特性，可基本滤掉干扰脉冲。实验四数字电路系统实验——设计交通灯控制器一、实验目的1．设计一个简易交通灯控制器，并在实验装置上验证所设计的电路；2．学习层次化设计方法。二、实验要求位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯

7、，亮灭顺序如表所示，1表示亮，0表示灭，假设灯亮灭时间均为1S。本实验设计输入方法、验证器件不限，最终需建立一个元件符号。A方向B方向红灯黄灯绿灯红灯黄灯绿灯100001100010010010010100001100010100010010100010三、实验程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfrq_divisport(clk:instd_logic;--输入时钟clk_out:

8、outstd_logic);--输出时钟endfrq_div;architecturebehavioraloffrq_divissignalcnt:std_logic_vector(22downto0);--计数器值signalclk_temp:std_logic;constantPRD:integer:=4999999;--计数器范围，PRD=N/2-1beginprocess(clk)-----------------计数器beginifclk'ev