资源描述：
《verilog_95实用标准和2001实用标准地比较》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、实用标准文案Verilog_1995和Verilog_2001的比较版本记录表作者版本号日期修改内容王长友V1.00.a2015.5.24第一次创建文档大全实用标准文案作为一门如今世界最流行的硬件描述语言之一，VerilogHDL拥有自己的独有的特点和优势。当然同时作为一门不断完善和发展的硬件描述语言，他同样也具有他的不足之处。VerilogHDL是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(GatewayDesignAutomation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关
2、的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器verilog-XL,获得了巨大的成功，从而使得VerilogHDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了VerilogHDL，并成立LVI组织以促进VerilogHDL成为IEEE标准，即IEEEStandard1364-1995。VerilogHDL虽然得到了广泛的应用，但是然们在应用过程中也发同大多数新兴的编程语言一样，有很多的不完善、缺陷。在2001年，OVI(OpenVer
3、ilogInitiative)向IEEE提交了一个改善了用户觉得原始的Verilog－1995标准缺陷的新的标准。这一扩展版本成为了IEEE1364-2001标准，也就是Verilog2001。Verilog2001是1995的增补，现在几乎所有的工具都支持Verilog2001。Verilog2001也被称作Verilog2.0。作为一个verilog的初学者，基础是最重要的。现在将我在学习中了解到的verilog的IEEE1364-95标准和最新的IEEE1364-2001标准做一个简单的比较和分析，希望可以在加深我的学习和理解的同时可以方便大家的探讨、学习和
4、补充。我从以几个方面来比较verilogHDL的IEEE1364-1995标准和IEEE1364-2001的变化：1、模块声明的扩展1）、Verilog-2001允许将端口声明和数据类型声明放在同一条语句中，例如：Verilog-1995：Modulemux8(y,a,b,en);output[7:0]y;input[7:0]a,b;inputen;reg[7:0]y;wire[7:0]a,b;wireen;……文档大全实用标准文案Verilog -2001：Modulemux8(y,a,b,en);outputreg[7:0]y;inputwire[7:0]a,
5、b;inputwireen;……2)、Verilog-2001中增加了ANSIC风格的输入输出端口说明，可以用于module、task和function。例如：Verilog-1995：Modulemux8(y,a,b,en);output[7:0]y;input[7:0]a,b;inputen;reg[7:0]y;wire[7:0]a,b;wireen;……Verilog -2001：Modulemux8(outputreg[7:0]y;inputwire[7:0]a,b;inputwireen);……3)、对于含有parameter的module，例如：Ver
6、ilog-1995：Moduleadder(sum,co,a,b,ci);parameterMSB=31,LSB=0;output[MSB:LSB]sum;outputco;input[MSB:LSB]a,b;inputci;reg[MSB:LSB]sum；regco;wire[MSB:LSB]a,b;wireci;…….文档大全实用标准文案Verilog -2001：Moduleadder#(parameterMSB=31,LSB=0)(outputreg[MSB:LSB]sum,outputregco,inputwire[MSB:LSB]a,b,inputwi
7、reci;);……….1、带有初始化的寄存器类型变量声明在Verilog-1995中定义和初始化reg需要两条语句，而在Verilog-2001中可以合成一条语句。实例如下：Verilog-1995:regclock;initialclk=0;Verilog-2001:regclock=0;2、敏感表的改进1）、Verilog-2001使用逗号隔开敏感信号Verilog-2001中可以用逗号来代替or隔开敏感信号（or也可以）Verilog-1995:always@(aorborcordorsel)Verilog-2001：always@(a,b,c,d,sel)
8、2）、Ve
