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1、26卷第12期微电子学与计算机Vol.26No.122009年12月MICROELECTRONICS&COMPUTERDecember200916位流水线ADC系统级建模及仿真刘蒲霞,陆铁军,王宗民(北京微电子技术研究所,北京100076)摘要:基于MATLAB/Simulink的平台,设计并实现了16bit100M流水线模数转换器(ADC)系统仿真的理想模型.在充分掌握流水线ADC整体结构基础上,对其基本模块进行建模,充分考虑并加入电路的非理想特性和噪声,使整个系统模型接近实际电路.在输入信号为40MHz,采样时钟频
2、率为100MHz时,分别对理想模型和加入非理想因素后的模型进行仿真比较,得到各项性能指标.对实际电路的设计具有一定的借鉴作用.关键词:流水线ADC;MATLAB;非理想特性;系统模型中图分类号:TN402文献标识码:A文章编号:1000-7180(2009)12-0120-05SystemModelingandSimulationof162bitPipelinedADCLIUPu2xia,LUTie2jun,WANGZong2min(BeijingMicroelectronicsTechnologyInstitute,
3、Beijing100076,China)Abstract:ByusingMALAB/Simulink,thesystemlevelmodelingandsimulationofa16bit100MpipelinedADCisde2signedandrealized.BasedonknowingaboutpipelinedADCwell,thebasicmodulesofthesystemaremodeled;mean2whiletheerrorsofrealcircuitsaretakenintoconsiderati
4、on,sothewholemodelisfullyclosedtotherealsystem.Withtheinputsignalfrequencyof40MHzandsamplingclockof100MHz,simulationresultsofidealmodelarecomparedwithandthatofthenonidealone,thecomparisonresultscangivehelpfulinformationoncircuitsdesigning.Keywords:pipelinedADC;M
5、ATLAB;nonidealcharacters;systemmodel较,为实际电路设计提供一定的数据依据.1引言2流水结构的确定随着微控制器和数字信号处理研究的不断深入,如何快速的获取准确无误的数字信号变得尤为首先确定该流水线ADC的结构为4.5—3.5—[1]关键,高速高精度的流水线ADC应运而生.建立3.5—3.5—3,结构建模如图1.可以看出,该ADC良好的系统模型以及准确的仿真,可以预先对系统共包含10个模块:clkgen、S/H、timealign、digital中可能出现的问题做出判断和分析.此外,相对
6、于晶correction、4.5bit、3个3.5bit、3bit,以及一个用来测体管级的电路仿真,行为级建模仿真最大的优点是试的idealDAC.快速便捷,这样可以预先确定系统中基本模块的各clkgen用来产生各级流水结构所需要的时项指标,提高设计效率.钟,利用D触发器产生符合要求的时钟,其输出信[2]文中基于SIMULINK平台,设计并实现了号的频率为输入的一半,需要的采样率为100MHz,-816位100MHz流水线ADC的行为级建模,并加入因此设置输入clk周期为0.5×10s;S/H为第一包括开关电容噪声、时
7、钟抖动、比较器失调以及运算级采样保持模块,由于第一级对整个ADC的性能影放大器的有限增益、零极点、压摆率限制等非理想因响非常大,于是将其单独作为一个模块;4.5bit和三素,并将理想模型仿真结果与加入非理想因素后比个3.5bit为实现各级流水功能的subADC模块,收稿日期:2008-12-05基金项目:总装预研基金项目(9140A08020507)第12期刘蒲霞,等:16位流水线ADC系统级建模及仿真121每级的输入为上一级的残差输出,输出除了为下级的周期实现,对于采样频率为100MHz的流水线-8提供模拟输入之外,
8、还产生并行数字信号,这些数字ADC,周期设为0.5×10s;digitalcorrection为数信号经过同步和数字校正处理后,作为整个ADC的字校正单元,提高ADC的精度.输出;3bit为最后一级flash结构ADC;timealign保下面将对其中的S/H、subADC、digitalcorrec2证了各级输出数字信号的同步,
