基于小数分频的锁相环设计

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1、第第88卷卷第，第99期期电子与封装总第65期Vol.8，No.9ELECTRONICS&PACKAGING2008年9月电路设计基于小数分频的锁相环设计彭进忠1,2，王军成2，莫亭亭1，李章全1（1.上海交通大学微电子学院，上海200240；2.中芯国际集成电路制造有限公司，上海201203）摘要：锁相环电路广泛应用于现阶段集成电路芯片中，由于需要较高的输出频率解析度，小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声，因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析，分析了各个主要模块的

2、设计要求与优化方法。芯片在SMIC流片制造，采用了0.13μm逻辑工艺，从样片的测试结果来看，Sigma-Delta模块的噪声得到了较好的抑制，满足了预先的设计要求。关键词：锁相环；相位噪声；压控振荡器；小数分频器中图分类号：TN75文献标识码：A文章编号：1681-1070（2008）09-0015-04Fraction-NPhase-lockedLoopDesignPENGJin-zhong1,2,WANGJun-cheng2,MOTing-ting1,LIZhang-quan1（1.ShanghaiJiaoTonguniversity,Shanghai200240,China;2

3、.SemiconductorManufacturingNationalCorporation,Shanghai201203,China）Abstract:Phase-lockedloopiswidelyusedinSOCsolutions.Becauseofthehighoutputfrequencyresolutionrequired,fraction-Nphase-lockedloopwillbemoreandmorepopular.Ontheotherhand,sigma-deltamodula-torintroducenoisetothephase-lockedloop,whi

4、chdecreasethephase-lockedloopphasenoiseperformance.Thispaperpresentafraction-Nphase-lockedloop,whichusedsigma-deltamodulatorasthefraction-Ndivider,itgivesthephasenoiseanalysisforeachbuildingblock,thengivetheloopoptimizemethodologytoimprovetheperformance.ThischipisfabricatedbySMIC0.13μmlogicproce

5、ss,theoutputresolutionachieved1Hz,andthephasenoiseperformanceis-123dB@1MHz.Keywords:phase-lockedloop;phasenoise;VCO;fraction-Nsynthesizer而得到了广泛的应用。本文所设计的小数分频锁相1引言环利用Sigma-Delta技术来实现小数分频，输出频率覆盖25MHz~700MHz，输出频率解析度达到1Hz，相锁相环作为时钟发生器在现阶段SOC芯片中的位噪声达到-123dB@1MHz，满足了预先设计的要求。应用越来越广泛，高精度、低功耗的锁相环得到了更大的发展。

6、然而，由于传统整数型锁相环电路本2锁相环的基本结构身的特点，它的输出频率的解析度较低，无法满足一些需要高解析度输出频率的系统要求。在这个情2.1整数型锁相环的基本结构况下，小数分频的锁相环由于输出频率解析度很高整数型电荷泵锁相环如图1所示。它主要由鉴收稿日期：2008-03-14-15-第8卷第9期电子与封装相鉴频器（PFD）、电荷泵（ChargePump）、低通滤锁相环的噪声性能：波器（LPF）、压控振荡器（VCO）、环路除法器（Loop（1）输入信号和反馈信号的电路结构完全对Divider）组成。称，这样可以减少信号在传输过程中的误差，4输入的与非门和延迟单元可以消除PFD的死区；

7、（2）CP中的电流源和电流漏都采用了Cascode结构，这样可以提高电流源/漏的输出阻抗，减小电流源/漏的失配，另一方面大的输出阻抗提供了较高的PSRR，可以进一步提高电路的性能；（3）图中单位增益放大器作为电压追随器，用图1基本锁相环结构来平衡两个支路上的电流，降低电流在两个支路上输出频率为：转换时所带来的噪声。f=f·M（1）outin其中，由于M的取值是整数，所以f的取值只out能是f的整数倍，这样输出信号的解析度是很低的。in于是我们引