EDA复习 比较完整的

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1、“比较完整了”EDA复习简答1.EDA的设计流程方案设计，系统规划，代码输入，编译器，功能仿真，综合器，时序仿真，适配器，编程文件，硬件测试2.竞争与冒险产生、判断及如何处理产生：由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。判断：1）代数法：逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。2）卡诺图法：只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1

2、构成的圈，“1”冒险是0构成的圈），就会产生冒险。处理方法：1）修改设计法:a、代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；b、卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。2）选通法:在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出；3）滤出法:由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个几百微法的电容，将其滤出掉。3、TTL与CMOS兼容问题由于电路相互之间的电源电压和输入、输出电平及负载能力等参数不同，因此他们之间的连接必须通过电平转换或电流转换电路，使前级器

3、件的输出的逻辑电平满足后级器件对输入电平的要求，并不得对器件造成损坏。逻辑器件的接口电路主要应注意电平匹配和输出能力两个问题，并与器件的电源电压结合起来考虑。1）ＣＭＯＳ到ＴＴＬ的连接需要进行电流匹配。2）ＴＴＬ到ＣＭＯＳ的连接需要进行电压匹配。4、EDA的烧写方式1）按计算机接口：串口下载，并口下载，USB口下载等方式2）按器件：CPLD编程，FPGA下载，存储器编程EPC1、EPC2等。5、同步电路与异步电路的判断1）同步电路是说电路里的时钟相互之间是同步的。2）异步电路主要是组合逻辑电路，没有统一的时钟。所以只要判断

4、时钟是否同步，就可分辨同步或者异步。6、EDA的一些专业名称：如FPGA、ASIC等EDA：ElectronicDesignAutomation电子设计自动化FPGA：Field－ProgrammableGateArray现场可编程门阵列ASIC：ApplicationSpecificIntegratedCircuit专用集成电路CPLD：ComplexProgrammableLogicDevice复杂可编程逻辑器件7.Verilog与VHDL的区别和使用的范围区别：1）Verilog拥有更广泛的设计群体，成熟的资源也比V

5、HDL丰富；2）与VHDL相比，VerilogHDL容易掌握，与C语言类似。3）2005年以前，Verilog在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强的多。2005年后，系统抽象能力得到彻底改变。使用范围：进行各种级别的逻辑设计，可用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。8.组合电路与时序电路的表达组合电路：这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在VerilogHDL中，描述组合逻辑时常使用assign

6、结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码：//---------------compare.v-----------------modulecompare(equal,a,b);inputa,b;outputequal;assignequal=(a==b)?1:0;//a等于b时，equal输出为1；a不等于b时，//equal输出为0。endmodule时序电路:在VerilogHDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilo

7、gHDL模型，我们通常使用always块和@(posedgeclk)或@(negedgeclk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。//half_clk.v:modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always@(posedgeclk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule9.同步复位与异步复位的表达

8、同步复位：同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：always@(posedgeclk)beginif(!Rst_n)...end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下：a