简易计算器报告

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1、数字系统设计实践实验报告（四）实验名称:简易计算器设计班级:通信113学生姓名:胡挺学号:116040222完成日期:2013-06-171目录绪论0.1引言摘要30.2关键词3一、实验任务及要求31.1设计任务及要求31.2计算器的系统组成框图4二、系统设计42.1原理图输入顶层设计42.2系统总框架52.3系统各模块62.4系统各模块VHDL语言设计10三、系统测试153.1部分数据及操作结果152绪论0.1引言摘要摘要：本文介绍了一个简单计算器的设计，该设计采用了现场可编程逻辑器件FPGA设

2、计，并基于硬件描述语言VHDL在Altera公司的QuartusⅡ软件上实现仿真。系统由计算部分、存储部分、显示部分和输入部分四个部分组成，计算部分为加法器、减法器、乘法器和除法器，存储部分需要3个存储器来实现：内部累加器（acc）、输入寄存器（reg）以及结果暂存器（ans）。显示部分由七段译码管组成，显示输入数字，加减乘除四个运算符按键，一个符号按键，一个等号按键和一个清零按键，一个计数按键组成的。通过按键可以完成四位数之内的加、减、乘、除四种功能运算，其结构简单，易于实现。引言：计算器已经成

3、为人们日常生活中不可缺少的一种计算工具，为我们的生活提供了很大的方便。而随着计算机的普及，越来越多人在使用计算机，越来越多的工作离不开计算机，可以说计算机已经成为现代社会中不可或缺的工具，而电子计算器功能也以软件的形式进入计算机的软件世界，这不仅给人们带来了更大的便利，更为人们引入了更快的计算速度和更强大的运算功能。0.2关键词FPGA，VHDL,计算器一、实验任务及要求1.1设计任务及要求1．基本内容：设计一个简易计算器2．基本要求：①实现最大输入两位十进制数字的四则运算（加减乘除）②能够实现多

4、次连算（无优先级，从左到右计算结果）如12+34×56-78÷90+9=36.75③最大长度以数码管最大个数为限，溢出报警④有正负数区分;3⑤除法不能除尽时小数保留2位有效数字3．扩展要求：能够区分运算优先级（先乘除，后加减）如12+34×56-78÷90+9=1924.131.2计算器的系统组成框图二、系统设计2.1原理图输入顶层设计4result_pn[3..0]result[27..0]OUTPUTOUTPUTresult[27..0]result_pn[3..0]resultout[27.

5、.0]resetequaldata[7..0]data_pnres[27..0]res_pnchoose_outinst3resultin[27..0]change16_10inst4dout_pndout[27..0]clkresetdata[27..0]data_pnaddinst11pnoutdoutresetpnclk1clk2tt2inst21OR3inst151AND2inst14result_pnresult[27..0]resetdata[7..0]data_pnclrclkres

6、[27..0]res_pnNOTinst13res_csinst16inst9inst7NOTAND2pnoutdoutresout[27..0]resetpn1pn2res1[27..0]res2[27..0]clk1clk2ttinst6OR2inst17XORinst19XORinst18remain[7..0]dataout[27..0]quotient[27..0]divide0NumerisUNSIGNEDDenomisUNSIGNEDdatain[35..0]numer[27..0]

7、denom[7..0]tonginst8inst5result[35..0]Unsignedmultiplicationlpm_mult0OR2inst12dataa[27..0]datab[7..0]instdata1_pndata2_pndata1_pndata2_pndata1[27..0]data2[7..0]data1[27..0]data2[7..0]mulclkresetdata[7..0]data_pnres[27..0]res_pninst1clkresetdata[7..0]d

8、ata_pnres[27..0]res_pndivinst2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCdataout[7..0]resetclkleijiainst10syaddsyminussymuldata_pnsydivresetequalINPUTVCCclk2.2系统总体框架5数据（包括正负）乘除乘法运算乘法运算包括一个乘法器包括一个乘法器选择乘或除的结果输出若出现加减符号或第一次计算，结果反馈的都是输