cadence仿真设计

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1、网新众合轨道文件编号：配置项编号：Cadence仿真设计编写人：户贯涛编写时间：2009-4-07部门名称：系统研发部审核人：审核时间：浙江浙大网新众合轨道交通工程有限公司20浙江浙大网新众合轨道交通工程有限公司网新众合轨道修订页编号修订内容简述修订日期修订前版本号修订后版本号修订人批准人001新建2009-4-07V1.0户贯涛20浙江浙大网新众合轨道交通工程有限公司网新众合轨道目录第一章高速设计PCB仿真流程11.1高速信号与高速设计11.1.1高速信号的确定11.1.2传输线效应31.2高速PCB仿真的重要意义31.3基于allegro的仿真设计流程3

2、第二章仿真设计(以通信板为例)62.1打开BRD文件62.2调用并运行设置向导62.2.1编辑叠层参数和线宽以适应信号线阻抗72.2.2输入DC网络电平82.2.3分立器件和插座器件的标号归类设置92.2.4器件赋上相应的模型102.2.5使用SIAudit进行核查152.3仿真（以DDR为例）1620浙江浙大网新众合轨道交通工程有限公司网新众合轨道第一章高速设计PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence的AllegroSPB15.5的PCB仿真流程。1.1高速信号与高速设计通常认为如果数字逻辑电路的频率达到或者超

3、50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。图1-1信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将

4、在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。1.1.1高速信号的确定一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。图1－220浙江浙大网新众合轨道交通工程有限公司网新众合轨道为信号上升时间和允许的布线长度(延时)的对应关系。PCB板上每单位英寸的延时为0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。图1-2信号上升时间与允许布线长度的关系设Tr为信号上升时间，Tpd为信号线传播延时(见图1－

5、3)。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≤Tr≤4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。图1-3信号传播延时与上升时间的关系20浙江浙大网新众合轨道交通工程有限公司网新众合轨道1.1.1传输线效应PCB板上的走线可等效为图1-4所示的串联和并联的电容、电阻和电感结构。图1-4传输线等效电路基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应：l反射信号l延时和时序错误l多次跨越逻辑电平门限错误l过冲与下冲l串扰电磁辐射1.2高速PCB仿真的

6、重要意义从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将产品投入市场至关重要，传统的PCB设计方法要先设计原理图，然后放置元器件和走线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟在产品快速面市的压力下是不能接受的。1.3基于allegro的仿真设计流程Cadence板级系统设计的基本流程如图1-5所示：20浙江浙大网新众合轨道交通工程有限公司网新众合轨道图1-5Allegro板级设计流程基于CadenceAllegro设计工具的PCB设计流程图如图1-6所示：20浙江浙大网新众合轨道交通工程有限公司网新众

7、合轨道图1-6AllegroPCB设计流程20浙江浙大网新众合轨道交通工程有限公司网新众合轨道第二章仿真设计(以通信板为例)2.1打开BRD文件如图2-1所示：图2-1通信板PCB2.2调用并运行设置向导在进行拓扑抽取和仿真时，对要求仿真的PCB板必须正确包含以下信息：lPCB叠层信息lDC电压设置l器件类属性l仿真模型分配以上所需的信息均可以通过setupAdvisor进行设置。通过菜单Tools＝》SetupAdvisor命令打开DatabaseSetupAdvisor窗口，打开的窗口如图2-2所示：20浙江浙大网新众合轨道交通工程有限公司网新众合轨道图

8、2-2DatabaseSetupAdvisor窗口2