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1、9.1常用组合电路模块的设计9.2常用时序电路模块的设计9.3复杂数字系统的设计9.4提高数字系统性能的方法共2学时第9章数字电路EDA综合设计19.1常用组合电路模块的设计一、简单门电路二、译码器与编码器三、数据选择器四、奇偶校验产生器内容概要29.1常用组合电路模块的设计一、简单门电路[例9.1]基本门电路的几种描述方法组合逻辑电路：任一时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。简单组合逻辑通常用门原语或assign语句实现；复杂组合逻辑则常用always块语句实现，并常用case语句或if_else语句进行分支操作！
2、39.1常用组合电路模块的设计modulegate1(F,A,B,C,D);outputF;inputA,B,C,D;nand(F1,A,B);and(F2,B,C,D);or(F,F1,F2);endmodule常用有3种描述方法：（1）调用门原语——必须明确电路内部逻辑关系（2）用assign连续赋值语句描述——写出逻辑表达式modulegate2(F,A,B,C,D);outputF;inputA,B,C,D;assignF=~(A&B)
3、(B&C&D);endmodule49.1常用组合电路模块的设计（3）用过程赋值语句描述——在always块内写出
4、逻辑表达式modulegate3(F,A,B,C,D);outputF;inputA,B,C,D;always@(AorBorCorD)beginF=~(A&B)
5、(B&C&D);endendmodule59.1常用组合电路模块的设计二、译码器与编码器1.译码器decoder译码器：将输入的二进制代码翻译成相应的输出信号，以表示编码时所赋予原意的电路。多条件译码电路大多用case语句实现——只需知道真值表。[例9.2]3-8译码器对3位输入信号进行译码，当输入信号表示数字几时，8位输出线的相应位为0，其余位均为1。69.1常用组合电路模块的设计moduled
6、ecoder_38(out,in);output[7:0]out;input[2:0]in;reg[7:0]out;always@(in)begincase(in)3’d0:out=8’b11111110;3’d1:out=8’b11111101;3’d2:out=8’b11111011;3’d3:out=8’b11110111;3’d4:out=8’b11101111;3’d9:out=8’b11011111;3’d6:out=8’b10111111;3’d7:out=8’b01111111;endcaseendendmodule79.1常用组合电路模块的
7、设计2.编码器encoder编码器：将一个输入信号编码成一组二进制代码输出。优先编码器：如有两个或两个以上的输入有效时,“优先”按其中输入编号最大的输入进行编码，输出为对应输入编号或其反码。利用if_else语句的分支具有先后顺序的特点，用if_else语句可方便地实现优先编码器。[例9.3]8-3优先编码器输入为a、b、c、d、e、f、g、h，高电平有效，h的优先级最高。当输入中某些位为1时，只对优先级最高的那位编码，使输出等于其对应的编号（a~h对应编号为0~7)。89.1常用组合电路模块的设计moduleencoder8_3(non_on,outcod
8、e,a,b,c,d,e,f,g,h);outputnon_on;output[2:0]outcode;inputa,b,c,d,e,f,g,h;reg[3:0]outtemp;assign{non_on,outcode}=outtemp;always@(aorborcordoreorforgorh)beginif(h)outtemp=4’b0111;elseif(g)outtemp=4’b0110;elseif(f)outtemp=4’b0101;elseif(e)outtemp=4’b0100;elseif(d)outtemp=4’b0011;elseif
9、(c)outtemp=4’b0010;elseif(b)outtemp=4’b0001;elseif(a)outtemp=4’b0000;elseouttemp=4’b1000;endendmodule为1时表示没有一个输入信号有效若a~g均为0，则none_on=1，outcode=00099.1常用组合电路模块的设计三、数据选择器（MUX）逻辑功能——根据控制信号的取值，从多路平行输入数据中，选择一路作为输出信号。又叫多路开关（Multiplexer），或多路器。常用有3种方法来实现：（1）用assign语句设计2选1MUX——使用条件运算符[例9.4]
10、用assign语句设计的2选1MUXmodulemu
