基于单片机和FPGA的任意频率发生器设计

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1、经验交流《自动化技术与应用》2010年第29卷第4期Tech川caICOmmunications即：0=0+A0。当相位的累加值达到27l时，就输写时序如图3所示，单片机通过P2口向FPGA发送数出了一个完整的周期，然后周而复始。据，每次8bit，P3．7一P3．4向FPGA发送命令，告诉FPGA本次传送的是什么数据。tt’：”忡-一r_、i}}，～毒一fc1k—0；rr’1曩l■一

2、图1对正弦波进行采样[2]由此可以看出，输出一个完整的周期需要m个时钟，周期，即输出信号的频率为：=。m图2任意波形合成系统框图[3]如果相位步进

3、值为2，即输出相位点的顺序为，0，2，4⋯⋯，这样输出信号频率为=2×L。若相位lnf步进值为F，则输出的信号频率为厂n：F×其中，F为频率控制字(即相位步进值)，调整F的值，即可改变输出频率。设相位累加器的位数为N，则m=S，即存储个采图3单片机与FPGA通信协议样数据，这样输出信号的频率为f-在外围接口中，4X4行列式键盘，用于输入波形的，。=FX(1)二种类、占空比和频率等参数；液晶显示屏LCD1602，用当频率控制字F为1时，输出最小频率(即频率分于显示当前产生的波形参数等信息。辨率)为4。2FPGA音『j分，FPGA使

4、用Altera公司的CYCl0ne系列的J厂O1111n=^N(⋯2)二EP1C6T144，内部使用Verilog语言编写各个子模块的从提高频率分辨率和输出信号的平滑度角度来源程序，并用顶层原理图的形式将各个模块连接起来。讲，要求分母Ⅳ越大越好；从存储器容量的角度来讲，在图2中，顶层模块用于与单片机进行接口通信，要求N越小越好，实际应用需要在二者之间权衡。一并对这整个FPGA各子模块进行管理。般采样点的个数与D／A转换器的位数相一致，如：D／A相位累加器采用20bit(E~N=20)，由于FPGA外部有源转换器是10bit时，一

5、般存储2=l024个点。相位累加晶振的频率值不是随意的，因此，这里外部时钟源选择4．器的位数不必和存储点数一一对应，可以差额取数，如：1952MHz的有源晶振，经过4分频得到1048800Hz的时钟累加器位数N=20，而采样点为1024个，这样既可以达信号，令．：1048800Hz，根据式(2)可得频率分辨率为：到较宽的频率范围，也可以减小存储负荷，这在对信号厂：：1048800：1．00021H平滑度要求不是很严格、但频率分辨率要求较高的场．JOmin^20^20z(⋯3)合非常实用。忽略误差0。00021Hz带来的影响，则最

6、小频率为1Hz。如需输出其他频率的信号，根据式(1)可知，只需要4系统的设计方案频率控制字F改为相应的值即可。为了使输出波形不失4．1单片机部分真，根据奈奎斯特采样定理，输出频率要满足f4]本系统的实际设计方案如图2。图中，单片机和FPGAffo一524姚(4)组成系统的控制部分，用户输入的波形参数需要经过单片机的计算和转化，然后送给FPGA进行处理，二者的读这样，频率控制字F要满足F≤2N～：219经马佥交流《自动化技术与应用2010年第29卷第4期∞

7、}队孝}echnlCajCOmf11UnlcatIons频率的信号，只需提

8、高D／A的时钟即可(可以通过锁相环实现)。同时，可以通过增加一个D／A转换器，在FPG舢A2砌的读虬写凹操班作k舢下，专n门∞控制模拟信号的幅度；如果需要其他任意波形，只需要将它们的采样点数据存储在存图7FPGA仿真波形图储器l中ol，需n5∞1要∞5输阻9出4该a1信c5；号9时5，直接取出采样数据送入D／∞∞0∞加■礴kgj∞∞gj驰从表l中可以看出，当f<500kHz，误差较小，波形比A转换器即可，这些采样点数据可以事先经过Matlab计较理想；当f>500kHz，频率误差逐渐变大，主要原因是根算后，存放到存储器中，也可以

9、在FPGA程序中，利用时据式(4)的计算，要满足奈奎斯特采样定理，输出的信号钟的跳变沿依次存储在RAM中f7¨，其中时钟的频率可lkk频率值不能大于500kHz。要想输出更高频率的波形，就以根据需要由FPGA分频模块进行分频。需要提高系统时钟频率⋯但这样要想保持较小的频ll495l594l5率分辨率，就必须增加相位累加器的位数N，同时，和参考文献：06驰孙k艘k蠹弛鹄N的值要有式(2)所确定的对应关系。【1]王广君，王永涛等．基于CPLD的高精度任意波形发生器的研制[J]．实验技术与管理．2009，26(3)：71—74，78．

10、表1输入频率值和示波器观测值对比[2】林建英，王涛，王晓迪．基于DDS技术波形发生器的实正弦渡三角波锯齿波方波验教学研究与实施Ⅲ．实验科学与技术．2006，4(1)：75-78．卖测值(H：，取小数点后三位)[3]刘文莉，林建英，用单片机与FPGA实现的DDS波