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1、中文版Verilog HDL简明教程：第5章 门电平模型 本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列内置基本门： 1) 多输入门：and, nand,or, nor,xor,xnor 2) 多输出门：buf, not 3) 三态门：bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻：pullup, p中文版Verilog HDL简明教程：第5章 门电平模型 本章讲述Verilog HDL为门级电路建模的能力，
2、包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列内置基本门： 1) 多输入门：and, nand,or, nor,xor,xnor 2) 多输出门：buf, not 3) 三态门：bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻：pullup, p中文版Verilog HDL简明教程：第5章 门电平模型 本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列内置基本门
3、： 1) 多输入门：and, nand,or, nor,xor,xnor 2) 多输出门：buf, not 3) 三态门：bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻：pullup, p中文版Verilog HDL简明教程：第5章 门电平模型 本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列内置基本门： 1) 多输入门：and, nand,or, nor,xor,xnor 2) 多输出门：buf, not 3)
4、 三态门：bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻：pullup, pulldown 5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式。gate_type[instance_name] (term1, term2, . . . ,termN);注意，instance_name是可选的；gate_type为
5、前面列出的某种门类型。各term用于表示与门的输入/输出端口相连的线网或寄存器。 同一门类型的多个实例能够在一个结构形式中定义。语法如下:gate_type[instance_name1] (term11, term12, . . .,term1N),[instance_name2] (term21, term22, . . .,term2N),. . .[instance_nameM] (termM1, termM2, . . .,termMN);5.2 多输入门 内置的多输入门如下:and nand nor or xor xnor 这些逻辑门只有单个输出，1个或多个输
6、入。多输入门实例语句的语法如下:multiple_input_gate_type[instance_name] (OutputA, Input1, Input2, . . .,InputN);第一个端口是输出，其它端口是输入。 下面是几个具体实例。and A1(Out1, In1, In2);and RBX (Sty, Rib, Bro, Qit, Fix);xor (Bar, Bud[0],Bud[1], Bud[2]),(Car, Cut[0], Cut[1]),(Sar, Sut[2], Sut[1], Sut[0], Sut[3]); 第一个门实例语句是单元名为A1
7、、输出为Out1、并带有两个输入In1和In2的两输入与门。第二个门实例语句是四输入与门，单元名为RBX，输出为Sty，4个输入为Rib、Bro、Qit和Fix。第三个门实例语句是异或门的具体实例，没有单元名。它的输出是Bar，三个输入分别为Bud[0]、Bud[1]和Bud[2]。同时，这一个实例语句中还有两个相同类型的单元。5.3 多输出门 多输出门有:buf not 这些门都只有单个输入，一个或多个输出。这些门的实例语句的基本语法如下:multiple_output_gate_ty
