L波段低相噪频率合成的实现

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1、第23卷第4期徐州教育学院学报V01．23．No．42008年l2月J．ofXuzhouEducationCollegeDee．，2008L波段低相噪频率合成的实现齐天鑫，戴志平(空军雷达学院研究生管理大队，湖北武汉430019)摘要：为了降低L波段频率合成的相位噪声，文章分析了各种频率合成的优缺点并结合频率合成新器件AD9959，提出了直接频率合成和锁相环相结合的方案，对L波段频率合成方案进行了设计。这个方案具有频率转换时间短、相位噪声低和频率稳定性好等特点，电路设计简单，可靠性高，具有较大的实用性。关键词：低相噪；L波段；AD99

2、59；中图分类号：042文献标志码：A文章编号：1008—6625(2008)04—0258—04低相噪频率合成器的方案，应全面考虑输出频率、工作DDS作为PLL的频率源，PLL作为倍频锁相环。DDS激励的带宽、步进带宽和相噪要求，综合运用各种方案的优点，根据PLL以输入频率为分辨率，因此具有很高的分辨率。现有器件的实际情况，优选最佳方案。DDS直接激励PLL与单纯的PLL相比，由于作为参考目前比较有效的降低频率合成中相位噪声的方法有两的DDS具有很高的频率分辨率可以在不改变PLL分频比的种：一是设计比较好的低相噪方案；二是选用低相噪

3、的器件。情况下提高PLL的频率分辨率，但是如果DDS输出信号中，本文拟从这两个方面人手，仔细分析各种设计方案的优缺落在PLL的环路带宽内的杂散和相噪无法抑制，经过PLL点，选择适合的设计方案，并结合目前较先进的器件对方案倍频作用后，这些噪声会201gNdB(N：fuut／fDDS)。进行实现。(二)内插式DDS／PLL合成主要技术指标：频率范围：1．5—1．6GHz步进：0．1MHz相噪：<一96dBc／Hz@1kHz一10kHz杂散：<一70dBc跳频时间：<50us图1．2内插式DDS／PLL合成示意图一、方案比较将DDS的输出与

4、PLL的反馈支路混频，混频后的信号目前DDS+PLL在微波基准频率模块设计中最为常见再送入鉴相器。这种方法利用了DDS高分辨率的特点，因的是用一个低频、高分辨率的DDS频率来激励或插入PLL，此PLL可以采用较高的参考频率，不但提高了PLL的转换从而将两者的优点结合起来。正常DDS+PLL有3种基本时间，同时也克服了因倍频而引起的杂散和相噪恶化，同时方法：即DDS激励PLL，PLL内插DDS和与DDS直接混频。内插式的整个合成器的分辨率有DDS决定，可充分发挥(一)DDS激励PLLDDS的高分频比，相位噪声主要有PLL及DDS的输出噪

5、声DDS激励PLL的示意图如图1所示：决定．由于DDS不经PLL倍频所以DDS的噪声不会恶化。但该方案增加了混频环节主要难点在于DDS的杂散抑制。■DDS⋯墼(三)环外混频DDS／PLL频率合成lM_l，lr．

6、、t)卜，-．．II"I▲^，．．图1．1DDS激励PI上的示意图f聪【1IJS-．、难DDS激励PLL是产生宽带信号的基本方法，该方案中图1．3环外混频DDS／PLL合成示意图[收稿日期]2008一ll一12[作者简介]齐天鑫(1985一)，男，江苏徐州人，空军雷达学院研究生管理大队。·258·直接将DDS与PLL混频，这有

7、效的克服了前两种方法≤一30dBm，单边带相位噪声：一157dBc／Hz／lKHz。的缺点，既不会恶化DDS输出的杂散和相噪，电不会增加PLL设计的难度。由于PLL的作用只是将DDS输出上变频，提高了最终输出的频率。但是DDS的输出频率fl>DS一般远远小于PLL的输出频率fPl混频后输出频率为‰±fi，如果要求频率合成器的输出范围大于2fn。，则很难分离混频之后的和频fPIJI_+fDDS与差频fPLL—fDDs。气、n0环外混频式DDS+PLL充分利用DDS的高分辨率，用1“，‘0／一一、PLL保证其带宽和工作频率。频率转换时间很

8、短。-该方案的输出噪声和杂散也很简单主要有DDS和PLL的输出噪声决定。由于PLL的检相频率很高使得环内分频比可以较小，杂散也就减小了，又由于DDS的噪声一般很图3．1．1DDS相位噪声小，所以这种方案的噪声很小，是我们首选的方案。本方案中还使用了DDS+倍频的方法其优点是经过倍当AD9959输出频率fdds为15—40MHz时，其相噪<一频不但提高了频率，也是带宽大大增加，且有很快的速度。130dBc／Hz@1kHz／lOkHzDDS在工程实现时，为了抑制交调杂波或谐波信号落人二、方案设计有用输出频率内，要求DDS输出信号的频率小于

9、时钟频率(一)系统组成及原理的33％．由此可知，本文中的外部时钟频率为200MHz，那么输出频率为0—66MHz，此范围内信号纯度和稳定度较好，———'频率分辨率高。‘二P叩LLfP}t2◆’滤法兀_(二)锁相环电路的实