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时间:2019-05-16
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1、10722003年全国单片机度嵌入式系统学术年会论文集(下册)基于FPGA控制的高速数据采集系统设计唐颖阮文海浙江树人太学信息科技学院,杭州,310015摘要本文介绍了一种用FPGA实现对高速A/D转换芯片的控制电路,讨论了这一控制电路设计思想,提出了更好地解决高速A/D采样与较慢速的单片机数据处理间矛盾的链接方法。关键词高速A/D转换,单片机,FIFO引言对A/D器件进行采样控制,传统的方法多数是用CPU或单片机完成的。其编程简单,控制灵活,但缺点是控制周期长,速度慢。特别是对高速转换的A/D转换器来说,其转换速度很快,这时,单片机的慢速极大地限制了
2、A/D转换速度。如用于视频信号采样的高速A/D器件.II。C5540,采样速度达40MHz,采样周期是0.025ps,远远小于一条单片机的指令周期。因此单片机对于此类高速的A/D器件完全无从控制。单片机系统无法实现小于其指令周期的高速数据传输和数据采集。虽然单片机的速度在不断提高,但指令周期一般还在微秒量级,限制了单片机在高速数据传输领域内的应用,如网络通信、视频处理等高速数据采集领域的应用。2设计思想为了解决这一问题,笔者在用单片机进行高速数据采样的设计过程中,对其数据采集系统采用了大规模可编程芯片FPGA,直接控制高速A/D转换器的采样,然后将转换
3、好的二进制数据迅速存储到存储器中,在完成对模拟信号的一个周期的采样后,利用单片机强大的数据处理能力,由单片机将存储器中的采样数据读出处理。但是如何解决高速采样数据的存储问题呢?一般的采样存储器可以有多种方式实现。一种是用外部随机存储器RAM,其优点是存储量大,缺点是需要外接芯片.且常用的RAM读写速度较低.特别是在存储数据时需要对地址进行加1操作.影响数据写入速度。另一种是用内部随机存储器RAM,在大部分FPGA器件中都含有EAB模块,由此可配制成不同类型的内部高速RAM,但在使用中仍然存在需要对地址进行加1操作而影响数据写人速度的缺点。以上两种存储方
4、法均存在着每存一个数要对地址进行加l操作的问题,速度不快.达不到高速采集的要求。为了解决这一问题,笔者利用了FPGA内部的FIF(),相比之下,FIFO更适合用做A/D采样数据高速写入的存储器,因为FIFO的写入时间只有一个时钟周期,因此决定使用FIFO作为采样存储器。3芯片介绍及控制电路设计A/D转换器采用TLC5510。它是高速模数转换器,用于视频处理、高速数据转换等领域,采用CMOS工艺制造,精度为8位,转换速率为20MSt’s(每秒采样20M次)。TI,C5510是以流水线的工作方法进行工作的。它在每一个cI.K周期都启动一次采样,完成一次采样
5、。对于需要设计的采样控制器.可以认为,每加一个采样cI,K周期,A/D就会输出一个采样数据。TI,C5510引脚功能如图1所示。cl,K时钟信号输入。AnalogIn模拟信号输入。I)1~D8转换数据输出。Reft、Refb、Rehs、Refbs参考电压基准输人。OE输出使能,低电平有效。DGNDREFBREFBSAGNDANALOGnqVDDAREFTREFTSVDDAVDDD图lTLC5510引脚第九篇CPf。D/FPGA相关应用1073DGND、VDDD数字地、数字电源端。AGND、VDDA模拟地、模拟电源端。TI。C5510采样控制电路如图2所
6、示。ADFPGAclrwrrdd[7ADCIN圈2用FPGA实现TLC5510采样控制电路(AD—FPGA)下面介绍电路原理。图2电路均在FPGA内设计实现,对外引脚如下:(1)输入端c[rFIFO清0信号。wr当wl"为高电平时,ADCIN的时钟为clk,允许ADCIN的锁存信号AI。OCK通过2选l数据选择器2lrrtux控制FIFO的读写时钟cI。OCK,同时禁止FIFO读取数据;当wr为低电平时,禁止clk(禁止采样),允许读数时钟rd从FIFO中读取所有采样数据。(数据选择器21mllx中,当S一1时,Y选择“A”输出;当S--O时,Y选择⋯
7、B’输出。)rdFIFO的读数时钟。d[7.o]TI。C5510转换后,8位数据由此输人FPGA。clkFIFO的读写时钟。(2)输出端q[7o]FIFO的8位数据输出端。full数据存满标志信号,等于512B为满。adck提供A/D采样时钟。dclk用来同步DATA的输出,可作为.F一级的DA’FA锁存信号。adoeTI。C5510的输出使能,~直有效。模块ADCIN是一个TI,C5510采样控制器,TI。C5510转换后的数据送DE7ol端口输入。cI。K受外部elk时钟脉冲和写使能wr的控制。整个采样电路系统的工作分两个阶段,即采样阶段和数据读取
8、阶段。在采样阶段,写使能信号wr为高电平,使elk脉冲有效,读请求RDR禁止。在某一采样周期中
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