数据库学习笔记

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1、集成电路的发展到目前为止,依次经历了SSI,MSI,LSI,VLSI四个阶段。微型计算机可采用不同的主振频率的CPU芯片。叵现有芯片的主振频率为8MHZ，也就是说它的主振周期为0.125US，（主振周期=1/主振频率）若已知每个机器周期平均含有4个主振周期，该机的平均指令执行速度为0.8MI/S，那么该机的平均指令周期为1.25US,（平均指令周期=1/平均指令执行速度）平均每个指令周期含有2.5个机器周期（平均机器周期数=平均指令周期/平均机器周期）。若改用主振周期为0.4US的CPU芯片，则计算机的平均指令执行速度为0.25MI/S（平均指令执行速度=1/平均指令周期=1/主振周期

2、*平均机器周期含主振周期数*机器周期数）。若要得到平均每秒40万次的指令执行速度，则应采用主振频率为4MHZ的CPU芯片。（平均指令执行速度=1/{（1/主振频率）*主振周期数*机器周期数}）单个磁头在向盘片的磁性涂层上写入数据时，是以串行方式写入的。虚拟存储管理系统的基础是程序的局部性理论。此理论的基本含义是程序执行时对主存的访问是不均匀的。局部性有两种表现形式：时间局部性和空间局部性。它们的意义分别为最近被访问的单元，很可能在不久的将来还要被访问和最近被访问的单位，很可能在它附近的单元还要被访问。根据局部性理论，DENNING提出了工作集的理论。设有四级流水线，分别完成取指、译码、

3、运算、存数四步操作，各步时间依次为30ns50ns,80ns和100ns。则流水线的操作周期应为100ns。（取平均时间取决于流水线最慢的一步）每步操作时间依次为60、100、50、70ns。该流水线的操作周期应为100ns。若有一小段程序需要用20条基本指令完成则得到第一条指令结果400ns，结果完成该段程序需2300ns。在流水线结构的计算机中，频繁执行条件转移指令时会严重影响机器的效率。当有中断请求发生时，若采用不精确断点法，则将不仅影响中断响应时间，还影响程序的正确执行。内存按字节编址，地址从A4000H到CBFFFH，共有160K字节（CBFFFH-A4000H=27FFF

4、H=160K）。若用存储容量为32K*8BIT的存储器芯片构成该内存，至少需要5片。（160K/32K=5）若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是T取指=T分析=2NS，T执行=1NS，则100条指令全部执行完毕需203NS（T=100*2+3=203）在单指令流多数据流计算机SIMD中，各处理单元必须以同步方式，在同一时间内执行同一条指令。容量为64场面的CACHE采用组相联方式映像，字块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址，那么主存地址应为19位（4096*128=219字），主存区号应为6位。（4096/64=32）甲

5、通过计算机网络给乙发消息，表示甲同意与乙签订合同，不久后甲不承认发过该消息。为了防止这种情况的出现，应该在计算机网络中采取数字签名技术硬磁盘存储器的道存储密度是指沿磁盘半径方向上单位长度毫米或英寸上的磁道数，而不同磁道上的位密度是靠近圆心的密度大。中央处理器CPU中的控制器是由基本的硬件部件构成的。外设接口部件不是构成控制器的部件。中央处理CPU主要由运算器和控制器组成，控制器中程序计数器保存了程序的地址。中央处理CPU的主要功能不包括传输数据。使CACHE命中率最高的替换算法是替换最近最少使用的块算法LRU。一般来说CACHE的功能全部由硬件实现。某32位计算机的CACHE容量为16

6、KB，CACHE块的大小为16B，若主存与CACHE的地址映射采用直接映射方式，则主存在地址为1234E8F8的单元装入的CACHE地址为10100011111000平均命中率最高的是近期最少使用LRU算法。设某流水线计算机主存的读/写时间为100ns,有一个指令和数据合一的CACHE已知该CACHE的读/写时间为10ns，取指令的命中率为98%，取数的命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时间都不阻塞，则设置CACHE后，每条指令的平均访存时间约为12ns。（4/5*{10*98%+100*2%}+1/5*{1095%+100*5%

7、}=12ns）相联存储器的访问方式是按内容访问。利用并行处理技术可以缩短计算机的处理时间，所谓并行性是指在同一时间完成两种或两种以上工作。可以采用多种措施来提高计算机系统的并行性，它们可分成三类即资源重复，资源共享和时间重叠。提供专门用途的一类并行处理机亦称阵列处理机以SIMD方式工作，它适用于矩阵运算。多处理机是目前性能较高计算机的基本结构，它的并行任务的派生是需要专门的指令来表示程序中并发关系和控制并发执行。中断响应时间是指从发出中断请求到