常见错误及其原因分析

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1、5.5常见错误及其原因分析初学VHDL，往往会碰到不少问题和错误。例如：综合时出现警告和错误、编译无法通过等问题，使得设计无法实现；或者程序，综合等均通过，但不能得到正确的仿真结果，即所设计的硬件与原意要求不符等等。通过资料的收集和归纳，总结出以下一些注意事项，常见问题及错误，并提出改正方案，以供参考。5.5.1避免语法错误VHDL规定了一些固定的描述格式，用于描述各种不同的功能，在Xilinx或Max+plusⅡ环境下，关键字会以蓝色显示，端口宽度会以紫色显示，以示区别，黑色字则是可由用户自定义的名称、数值等。下面几个简单的例子作说明：1.端口的定义端口的定义为：

2、port(端口名，端口名：端口类型（空格）端口宽度)；entitysztopisPort(clk:instd_logic;ring,sz:outstd_logic;――定义多个相同类型的端口，用逗号格开hour:instd_logic_vector(3downto0);――4位数据sec:outstd_logic_vector(6downto0)――7位数据);endsztop;2.信号和变量的定义信号定义：SIGNAL信号名：数据类型；signala:std_logic;signalb:std_logic_vector(2downto0);变量定义：VARIABL

3、E变量名:数据类型;variablec0,c1:integer;variabled:integerrange0to256;variablecnt:std_logic_vector(3downto0);3.CASE语句casesegiswhen"0000"=>q<="0000001";74when"0001"=>q<="1001111";when"1001"=>q<="0000100";whenothers=>q<="1111111";endcase;初学者要紧记这些语法结构，特别注意标点符号的用法，从而避免编程时可能出现的大量小错误。5.5.2信号与变量信号与变量都

4、可以用于描述器件内部结构，两者的区别如表5.5.1所示。表5.5.1信号与变量的区别信号变量基本用法电路中的信号连线进程中局部数据存储单元适用范围在整个结构体内的任何地方都能使用只能在所定义的进程中使用定义位置进程外部进程内部赋值符号<=:=多次赋值在进程的最后才对信号赋值立即赋值初学编程时经常出现的错误是信号或变量的定义位置混淆，如果在进程外部定义变量，或在进程内部定义信号，综合时就会出现Unexpectedsymbolread的错误。对信号赋值的符号是“<=”，对变量的赋值符号是“:=”，如例5.5.1所示。编程时应正确使用。【例5.5.1】entitymult

5、iclockisPort(clk:instd_logic;ps:outstd_logic);endmulticlock;architectureBehavioralofmulticlockissignalps0:std_logic;--定义信号beginprocess(clk)variableclk1:integerrange0to32;--定义变量74beginifclk'eventandclk='1'thenclk1:=clk1+1;--变量赋值ifclk1=16thenps0<='1';--信号赋值elsifclk1=32thenps0<='0';clk1:=

6、0;endif;endif;ps<=ps0;endprocess;下面举例说明信号与变量用法的区别:【例5.5.2】entitydffisPort(clk,d:instd_logic;q:outstd_logic);enddff;architectureBehavioralofdffissignala,b:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thena<=d;b<=a;q<=b;endif;endprocess;endBehavioral【例5.5.3】entitydff1is74Port(clk

7、,d:instd_logic;q:outstd_logic);enddff1;architectureBehavioralofdff1isbeginprocess(clk)variablea,b:std_logic;beginifclk'eventandclk='1'thena:=d;b:=a;q<=b;endif;endprocess;endBehavioral例5.5.2中的三个赋值语句是并行执行的，在同一时刻中，d的值并不能立即传送到q，实际电路中，a的赋值是上一时钟周期的d，b的值是上一时钟周期的a，q的值是上一时钟周期的b，如图5.5.1所示的仿真图，