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《教学用教材第3章 MAXPLUS软件的使用（第6节）.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、3.6AHDL使用例例1：组合逻辑设计第一步：选File/Project/Name菜单建立项目名第二步：选File/New菜单，并选textEditor条目，进入文本编辑窗，然后输入电路设计文件如图3.6.1所示图3.6.1第三步：选File/Project/Save&Check菜单将文件存盘并检查文件的正确性第四步：选Assign/Device菜单，在指定器件窗口指定MAX7000系列，并选EPM7128CLC84-7器件第五步：选Assign/GlobalProjectLogicSynthesis菜单，指定逻辑综合的类型为FAST第六步：选max+plus2/FloorplanEdito
2、r菜单，将设计文件的输入和输出引脚赋予实际器件第七步：选File/Project/Save&Compile菜单，编译设计文件第八步：选max+plus2/TimeAnalyzer菜单，在DelayMatrix查看时间特性第九步：若有下载硬件,就可以选max+plus2/Programmer菜单进行配置下载，然后在硬件环境中观察设计的正确性，若无硬件环境就只能进行功能仿真，进行第十一步第十步：选max+plus2/waveformEditor菜单，编辑输入信号波形（在波形编辑窗口，选Node/EnterNodesfromSNF菜单将输入和输出端口凋入，然后再编辑）第十一步：选max+plus2
3、/Simulator菜单进行行为访真第十二步：观察仿真结果，研究设计的正确性说明：若使用已经编写完毕的文件，选File/Open打开文件后，一定用File/Project/SetProjecttoCurrentfile菜单将当前打开的文件设置为当前项目。分设计题目必须和文件名称相同。该设计的仿真结果见图3.6.2。图3.6.2例2：八位加减法器设计文件见图3.6.3。图3.6.3仿真结果见图3.6.4：图3.6.4例3：7段译码器电路设计文件如下：%-a-%%f
4、
5、b%%-g-%%e
6、
7、c%%-d-%%%%0123456789AbCdEF%%%SUBDESIGN7segment(i[3..0
8、]:INPUT;a,b,c,d,e,f,g:OUTPUT;)BEGINTABLEi[3..0]=>a,b,c,d,e,f,g;H"0"=>1,1,1,1,1,1,0;H"1"=>0,1,1,0,0,0,0;H"2"=>1,1,0,1,1,0,1;H"3"=>1,1,1,1,0,0,1;H"4"=>0,1,1,0,0,1,1;H"5"=>1,0,1,1,0,1,1;H"6"=>1,0,1,1,1,1,1;H"7"=>1,1,1,0,0,0,0;H"8"=>1,1,1,1,1,1,1;H"9"=>1,1,1,1,0,1,1;H"A"=>1,1,1,0,1,1,1;H"B"=>0,0,1,1,1,
9、1,1;H"C"=>1,0,0,1,1,1,0;H"D"=>0,1,1,1,1,0,1;H"E"=>1,0,0,1,1,1,1;H"F"=>1,0,0,0,1,1,1;ENDTABLE;END;该设计文件的仿真结果见图3.6.5。图3.6.5例4：十六位D触发器组成的加法计数器设计文件如下：SUBDESIGNahdlcnt(clk,load,ena,clr,d[15..0]:INPUT;q[15..0]:OUTPUT;)VARIABLEcount[15..0]:DFF;BEGINcount[].clk=clk;count[].clrn=!clr;IFloadTHENcount[].d=d[]
10、;ELSIFenaTHENcount[].d=count[].q+1;ELSEcount[].d=count[].q;ENDIF;q[]=count[];END;该设计的仿真结果见图3.6.6。图3.6.6例5：机械开关防跳动程序当开关按下时经常会出现抖动,如下程序可以将抖动去掉。SUBDESIGNdebounce(clk:INPUT;key_pressed:INPUT;pulse:OUTPUT;)VARIABLEcount_reg[7..0]:DFF;at_zero:NODE;BEGINcount_reg[].clk=clk;count_reg[].prn=key_pressed;%将所有
11、触发器置“1”%count_reg[].d=count_reg[].q-(0,!at_zero);%触发器减计数%pulse=count_reg[].q==h"01";%当计数到H”01”时发出单脉冲%at_zero=count_reg[].q==h"00";%将计数器减“1“变成减”0“，保证不出现负数%END;该设计的仿真结果见图3.6.7图3.6.7例6：地址译码器该译码器在地址为370h时使输出信号c
