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时间:2019-03-30
《毕业设计(论文)-FIR滤波器设计》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、目录1FIR滤波器概述42数字信号处理的基本算法模块52.1加法器52.2乘法器82.3乘累加器113FIR理论143.1FIR滤波器基本原理143.2FIR滤波器的基本类型164基于乘法器结构的FIR滤波器184.1基于乘累加FIR滤波器结构184.2基于并行乘法器直接型FIR滤波器结构184.3基于并行乘法器转置型FIR滤波器结构194.4基于并行乘法器脉动型(systolic)FIR滤波器结构194.5基于乘法器的半并行(Semi-Parallel)FIR滤波器结构204.6三种并行结构比较215基于分布式算法的FIR滤波器22
2、5.1串行分布式FIR滤波器265.2并行分布式FIR滤波器275.3串并结合分布式FIR滤波器295.4分布式FIR滤波器的改进306FIR滤波器设计方法326.1FIR滤波器设计指标326.2用窗函数法设计线性相位的FIR滤波器347FIR滤波器设计387.1设计指标387.2滤波器系数设计387.3滤波器matlab功能验证407.4基于FPGA的FIR滤波器硬件结构(方案)设计437.5FIR滤波器的模块划分467.6FPGA实现验证497.7设计代码501FIR滤波器概述数字滤波是通信、语音与图像处理、模式识别和谱分析等应用
3、中的一种基本的处理部件,它可以满足滤波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。数字滤波的作用是滤除信号中某一部分频率分量。信号经过滤波处理,就相当于信号频谱与滤波器的频率响应相乘的结果。从时域来看,就是输入信号与滤波器的冲激响应作卷积和。有限冲激响应(FiniteImpulseResponse,FIR)滤波器是数字信号处理系统中最基本的元件,它可以保证在任意幅频特性的同时具有严格的线性相频特性,同时其单位冲激响应是有限的,没有输入到输出的反馈,是稳定的系统。FPGA应用于FIR数字滤波器
4、的设计目前,使用FPGA设计FIR数字滤波器有常用乘法器结构和分布式算法结构等。乘法器结构又有采用乘累加结构,并行乘法器结构。乘累加结构是最简单的一种,较多使用的是串行结构。这种结构只使用了一个乘累加器,所以占用资源少,但缺点是处理速度慢。较适合用于对处理速度要求不高,FIR结构简单的系统;并行乘法器结构相对要复杂,如果加上流水结构,能实现较高速的信号处理,能够满足一定的实时性。但是这种结构受乘法器处理速度和个数的限制。同时,如果采用FPGA的可编程逻辑实现乘法器,资源占用也是相当大的。分布式算法(DA)巧妙的利用ROM查找表将固定系
5、数的乘累加运算转换成查找表操作,避免了乘法运算。同时,查找表后的数据执行的都是简单的加法运算,可以较大程度地提高运算速度和插入流水。这种方法是目前比较常用的基于FPGA设计FIR滤波器的方法。分布式算法又分为串行分布式算法、并行分布式算法、串并结合的分布式算法。串行分布式算法其结构相对简单,占用资源少,但是处理速度不是很高,受数据位数的影响;并行分布式算法结构齐整,利于流水实现,多用于对速度要求高的场合,但占用资源大;串并结合的分布式算法是串行分布式算法与并行分布式算法的一个折中,具体情况不同,效果也不同,缺点是有控制电路的加入,增加
6、了电路的复杂性。不管哪种分布式算法,都会用到ROM来做查找表。并且查找表的规模随着FIR滤波器阶数增加而呈指数增长。同时,随着滤波器系数的位数的增加,查找表的规模也会增加,这将极大的增加设计的硬件规模。所以,如何减小查找表的规模成为尚待解决的问题。目前来说,还没有一个有效的方法来减少ROM数量或规模。2数字信号处理的基本算法模块加法、乘法作为基本的运算,大量应用在数字信号处理和数字通信的各种算法中。由于加法器、乘法器的频繁使用,所以其速度往往影响着整个系统的运行速度。如果可以实现快速加法器和快速乘法器的设计,则可以提高整个系统的处理速
7、度。2.1加法器加法运算是数字信号处理运算中最常用、最基本的算术运算,无论是减法、乘法、除法或FIR、FFT运算,最终都要分解为加法运算。加法器有很多不同的实现结构,不同结构可以达到不同的资源、速度的要求。因此,对加法运算的实现进行一些研究是非常有必要的。实现加法器的方法主要有以下四种:级连加法器、并行加法器、超前进位加法器和流水线加法器。(1)级连加法器与并行加法器级连加法器又叫行波进位加法器,由1位全加器串联构成,本级的进位输出作为下一级的进位输入。这种加法器结构简单,但速度慢,字长为N的加法运算需要N-1级门延时,延时主要是进位
8、信号级连造成的。所以在需要高性能的设计中,一般不用这种结构的加法器。但是在用可编程逻辑器件实现这种加法器时,Xillnx和Altera的器件都为这种进位逻辑设置了专门的进位链。如果能充分利用这些专有资源,这种加法器在可编
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