课程设计报告-抢答器设计

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1、EDA课程设计报告抢答器设计专业：电子信息科学与技术班级：11—01班姓名：崔新宽，张华康指导教师：田老师2013年6月24号——2013年6月28号一设计任务掌握QUARTUSII软件的使用方法；(1)会使用VHDL语言设计小型数字电路系统；(2)掌握应用QUARTUSII软件设计电路的流程；(3)掌握抢答器的设计方法。二设计要求(1)设计一个可以容纳两组参赛队进行比赛的抢答器。(2)具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。(3)具有计时功能

2、。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加10分，答错一次减1分。设计方案系统的输入信号有：各组的抢答按钮A、B,系统允许抢答信号STA,系统清零信号CLR,系统时钟信号CLK,计分复位端CLR,加分按钮端ADD,计时使能端EN；系统的输岀信号

3、有：两个组抢答成功与否的指示灯控制信号输岀口可用如LED_A、LED_B、表示，两个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（分频模块，输出显示模块）。三、各模块设计（1）分频模块该模块主要是将频率为40MHz的时钟信号分频成lOOHzJHzo其模块如下:fenpin—Iclk4OMclklkhzclklhzclklODhzclk2khzinstlO源程序如下：libraryieee;useieee.std」ogic_l164.all;use

4、ieee.std_logic_unsigned.all;useieee

5、henclklk<=notclklk;q:二0;elseq:=q+l;endif;endif;endprocess;process(clklk)variableq1:integerrange0to499:=0;beginifrising_edge(clk1k)then讦q1=499thenclkl<=notclkl;ql:=0;elseql:=ql+l;endif;endif;endprocess;clklkhz<=clklk;clklhz<=clkl;endone;ARCHITECTUREtwoOFfenpinISsignalclk2k>clk100:std_logic;begi

6、nprocess(clk40M)isvariableq:integerrange0to9999;begin讦rising_edge(clk40M)thenifq=9999thenclk2k<=notclk2k;q：=0;elseq：二q+l；endif;endif;endprocess;process(clk2k)isvariableq1:integerrange0to9;beginifrising_edge(clk2k)thenifql=9thenelk100<=notelk100;ql:=0;elseql:=ql+l;endif;endif;endprocess;clk2khz

7、<=clk2k;clkl00hz<=clkl00;endtwo;(2)抢答鉴别模块：抢答队伍共分为两组A,B。当主持人按下STA键后，对应的START指示灯亮，两组队伍才可以按抢答键抢答，即抢答信号A,B输入电路中后，通过判断是哪个信号最先为T得出抢答成功的组别1,2组，将组別号输出到相应端A1,B1并将组别序号换算为四位二进制信号输出到STATES[3..0]端锁存，等待输出到计分和显示单元。其模块如下：xuanze••••••••••elkplaynum[3..O