vhdl课程设计报告书

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1、word格式整理版可编程逻辑器件及应用课程设计题目：数字电子钟设计与实现姓名：11111学号：111111111班级：111111111同组人员：1111指导教师：1111完成日期：111111111学习参考word格式整理版目录一、设计目的二、设计内容三、设计原理四、设计方法4.1分频器（输入1024Hz频率，输出1Hz和512Hz信号）4.2六十进制计数器4.3二十四进制计数器4.4整点报时模块（数据选择器）4.5校时校分模块4.6完整数字钟4.7开发平台及硬件显示结果五、课程设计总结学习参考word格式整理版一、设计目的1.熟练的运用数字系统的设计方法进行数字系统设计2.掌握

2、较复杂的数字系统设计3.掌握原理图设计方法和VHDL语言设计方法二、设计内容分别用原理图和VHDL语言设计1.显示时、分、秒的数字钟，显示格式如下：具有清零、校时、校分、整点报时等功能三、设计原理学习参考word格式整理版该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”

3、计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时。四、设计方法4.1分频器（输入1024Hz频率，输出1Hz和512Hz信号）数字钟系统中需要1Hz、512Hz、1024Hz三种脉冲信号。1Hz信号用于计数的秒信号，也用于校时、校分的信号，1024Hz和512Hz用于整点报时。由于系统板上提供1024Hz信号，用分频器可得到这些信号。1)原理图设计原理图设计时，可用三个16进制计数器74161串接后得到1Hz、512Hz两种脉冲信号。分频器原理图：分频器仿真波

4、形：学习参考word格式整理版由仿真波形可以看出，输入为1024Hz（实验仿真时没有精确计算周期）信号，512Hz的输出端频率变为输入的一半，1Hz输出端频率变为输入的1/1024,可知所设计分频器具有将1024Hz信号分频得到512Hz和1Hz信号的功能。1)VHDL语言设计VHDL语言设计分频器是，可做一个10位二进制计数器，其中输出的512Hz=out(0),1Hz=out(9)。分频器VHDL语言：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSI

5、GNED.ALL;ENTITYfenpinisPORT(clk:INSTD_LOGIC;out1:OUTSTD_LOGIC;out512:OUTSTD_LOGIC);ENDfenpin;ARCHITECTUREaOFfenpinISSIGNALcount:STD_LOGIC_VECTOR(9DOWNTO0);BEGINPROCESS(clk)BEGINif(clk'eventANDclk='0')thencount<=count+1;endif;ENDPROCESS;out512<=count(0);out1<=count(9);ENDa;4.1六十进制计数器1)原理图设计7416

6、0分别设计一个带清零功能的10进制计数器和6进制计数器，然后串联起来就是六十进制计数器。60进制计数器原理图如下：学习参考word格式整理版60进制计数器仿真波形：由仿真波形可看出，在计数脉冲作用下，输出端高四位[q60H3,q60H2,q60H1,q60H0]的bcd码在0~5之间循环，而低四位[q60L3,q60L2,q60L1,q60L0]在0~9之间循环，这样完成了0~59的计数功能。1)VHDL语言设计VHDL语言设计时，整体设计一个带清零功能的60进制计数器的BCD码计数器。输出低四位为outbcd[3..0],高四位为outbce[7..0]。学习参考word格式整理

7、版60进制计数器VHDL语言：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbcd60isPORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;c:OUTSTD_LOGIC;daout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbcd60;ARCHITECTU