通信原理实验指导书数字基带信号实验

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1、实验一数字基带信号实验一、实验目的1、了解单极性码、双极性码、归零码、非归零码、帧同步信号和双向码等基带信号的产生原理及其波形的特点。2、掌握AMI码、HDB3码的编码规则。二、实验内容1、用示波器观察单极性非归零码（NRZ），传号交替反转码（AMI），三阶高密度双极性码(HDB3)。2、改变码序列，比较其单极性码、AMI码、HDB3码波形，并验证是否符合其编码规则。3、观察HDB3编码中的四连零检测、补V、加B补奇、单／双极性变换的波形，并验证是否符合编码规则。4、观察并比较单、双极性码（非归零、归零）、时钟信号、时序信号的波形和相位特点。三、实验仪器：1、直流稳压电

2、源一台2、双踪数字示波器一台3、数字信源模块一块四、基本原理1、数字信源原理框图如图4.2所示。本模块MAX内部设计的数字电路产生的时钟频率为256KHz。信码速率为256Kbit/s帧结构如下图4.1所示。帧长为32位，首位为任意码位。第2位～第8位是帧同步码（7位巴克码为1110010），另外24位为3路数据码，每路为8位。图4.1帧结构16帧同步合路输入分别输出32khz、2048khz、1024khz、256khz信号B路输入AMI码HDB3码256k时钟双极性非归零单极性非归零双向码信号输出输入变换器FPGA芯片A路输入4096K振荡器二选一模拟开关三五振荡器

3、四选一模拟开关单极性归零D触发器双极性归零四选一模拟开关四选一模拟开关码灯显示4码灯显示3码灯显示1码灯显示21/0选择开关41/0选择开关31/0选择开关21/0选择开关1图4.2信源模块原理框图16图4.3信源模块具体电路原理图16图4.4FPGA芯片内电路原理框图16图4.4FPGA主芯片内电路原理图16图4.5数字信源模块实验板图16（1）分频器本模块由4.096MHZ为主的晶振和HD74HC04P组成的电路产生4096KHz方波信号，然后经MAX内部D触发器二分频后产生2048kHz（P3）方波信号。再经二分频后，得到1024kHz方波信号（P4）。再经过四分

4、频产生256kHz时钟信号（P5）。（2）八选一电路图4.6八选一数据选择器（A～C为选择输入端；D0～D7为数据输入端；Y为数据输出端。）MAX内部设计的8选1数据选择器如上图所示。其功能表如表4－1所示。（A～C）按二进制译码，从8个数据（D0～D7）中选取1个所需的数据。D0～D7中的数据“1”或“0”可由四路八位选择开关人工置定。由三位二进制计数器输入为256kHz经过2分频、4分频、8分频输出出128kHz、64kHz、32kHz方波信号分别输入A、B、C口依次选通数据D0~D7。这样并行D0～D7中的数据就会一位一位的从Y输出端串行输出。实现了八位并行码的串

5、行输出。表4-18选1数据选择器功能表输入输出ABCYXLLLLHHHHXLLHHLLHHXLHLHLHLHLD0D1D2D3D4D5D6D7（3）四路八位码的合路16（a）MAX内设计的模拟开关和或门(b)内设2/4译码器图4.7四路八位码合路器该合路器由四个可控模拟开关、一个2/4译码器和一个或门组成。其中可控模拟开关的选通时间由四位二进制计数器控制。由三位的二进制计数器输入为256kHz分频出的32kHz送入2/4译码器的时钟输入端，输出的时序信号分别控制模拟开关，内设的2/4译码器就会自动译码，内置模拟的输入端A、B会自动从00-01-10-11变化。其功能表如

6、表4－2所示。输出波形如图4.8所示：表4-22/4译码器功能表ABY0Y1Y2Y300110101LHHHHLHHHHLHHHHL（Y0～Y3脉宽为八位码的宽度，并称之为时序脉冲。）：：：：图4.8Y0~Y3反相后的输出波形由Y0、Y1、Y2、Y3经倒相后，依次控制内设模拟开关使之依次选通模拟开关。这样就依次选通第1、2、3、4路码，并通过一个四输入或门合路成一路串行码。（4）帧同步信号本模块产生的合路信码流以32位为1帧,且为分路器能直接提供帧同步头。本模块帧同步信号产生方法如图4.9所示。16图4.9帧同步信号波形的产生方法图4.10帧同步信号波形产生电路由256

7、kHz时钟信号经2、4、8、16、32分频后与256kHz相或后，即得到反相帧同步信号,再倒相后，得到正相帧同步信号。（5）单极性、双极性非归零码的产生原理该部分电路由U5三路二选一模拟开关组成。其功能表如表4－3所示。表4－3三2选1模拟开关功能表输入输出输入输出输入输出INHAXBYCZLLHLH╳X０　　XX１X无LH╳Y0YY１　Y无LH╳Z０　ZZ１　Z无16其中，A为256kHz时钟信号；B＝C为合路串行码信号；X0＝0，X1＝+1；Y0＝0，Y1＝+1；Z0＝-1，Z1＝+1。由于X0=0，X1=+1因此X的输出信号和A信号