直接数字频率合成(dds)的fpga实现(毕业论文)

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1、直接数字频率合成（DDS）的FPGA实现引言直接数字频率合成（DDS）技术是60年代末出现的第三代频率合成技术，以Nyquist时域采样定理为基础，在时域中进行频率合成。DDS具有相对带宽很宽，频率转换时间极短（可小于20ns），频率分辨率可以做到很高（典型值为0.001Hz）等优点；另外，全数字化结构便于集成，输出相位连续，频率、相位、幅度都可以实现程控，通过更换波形数据可以轻易实现任意波形功能。总的来说，新一代的直接数字频率合成器采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：（1）频率转换快。直接数字频率合成是一个开环系统，无任何反馈

2、环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。（2）频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随机位累加器的位数的增长而呈指数增长。分辨率高达μHz。（3）相位连续。DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。（4）相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。（5）控制容易、稳定可靠。高集成度、高速和高可靠是FPGA/CPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前

3、景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题。CPLD/FPGA的高可靠性还表现在，几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。所以，采用FPGA来实现DDS有明显的好处。1 设计任务设计一基于FPGA的直接数字频率合成实验系统。设计目标为，可以实现稳定的正弦波输出，输出频率范围：100Hz~10KHz，且频率可调（步进100Hz），幅度可调（步进0.1V）。2 设计思路及原理DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器

4、、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequencydata或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。2.1DDS工作原理框图图1所示是一个DDS电路的基本工作原理框图。2.2具体工作过程每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果Y

5、送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图1中的波形存储器），幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一频率周期。DDS输出信号的频率由下式给定：Fout=(X/Y)×Fclk。假定基准

6、时钟为70MHz，累加器为16位，则Y==65536，Fclk=70MHz。再假定X=4096,则Fout=(4096/65536)×70=4.375MHz。可见，通过设定相位累加器位数、频率控制字X和基准时钟的值，就可以产生任一频率的输出。DDS的频率分辨率定义为：Fout=Fclk/Y(2)由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。如上面的例子，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分频率越高。3 系统电路的设计及原理3.1系统框图根据要求，经过仔细分析，充分考虑各种因素，制定了整体的设计方案；以FPGA为核心，

7、处理8位拨码开关送来的频率控制字将存在EAB的波形数据相应输出给DAC0832完成数模转换，再由另一块DAC0832的内部的电阻分压网络结合外部8位拨码开关的输入值实现幅度控制，继而经过低通滤波器进行滤波，从而得到正弦波。系统总框图如图2所示。              频率数据输出       频率控制                                            幅度控制                                              输出图2 系统整体框图3.2各模块具体实现原理分析和说明3.2.1频率控制

8、模块   这一模块是由F