译码器绝对是即可用

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1、论文题目3：8线译码器课程论文要求1·掌握3-8译码器的构成、原理与设计方法；2·能用VHDL语言设计3-8译码器电路；3.能够实现3-8译码器的译码功能设计过程1·设计方案用VHDL编写相应程序实现3-8译码器已达到所要求实现的功能，即输入一个三位二进制代码能将其译码成8位高低电平信号.2·上机设计与仿真结果2.1程序设计一段完整的VHDL代码包括程序包，程序实体和程序结构体，程序实体定义电路的输入输出引脚信号，在次实际中定义A0-A2为输入信号引脚，定义D0-D7为输出引脚信号，结构体具体描述电路的内部结构和逻辑功能.2.1.13-8译码器的源程序LIBRARYIEEE;USE

2、IEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--库的说明ENTITYyima38aISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREBEHAVIOROFyima38aISBEGINPROCESS(A)BEGINCASEAISWHEN"000"=>Y<="00000001";WHEN"001"=>Y<="00000010";WHEN"010"=>Y<="00000100";WHEN"011"=>Y

3、<="00001000";WHEN"100"=>Y<="00010000";WHEN"101"=>Y<="00100000";WHEN"110"=>Y<="01000000";WHEN"111"=>Y<="10000000";WHENOTHERS=>Y<="00000000";ENDCASE;ENDPROCESS;ENDBEHAVIOR;2.2仿真结果仿真效果如图1和图2所示图1仿真效果图图2仿真效果图3硬件实验方案及实验结果3.1硬件实验方案3.1.13-8译码器工作原理如下：二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应的高、低电平信号.对于三-八译码器来说，

4、3位二进制共有8种状态，所以对应的输出有8种状态.例如：对于二进制代码111来说，输出为10000000.对于二-四译码器来说，2位二进制共有4种状态，所以对应的输出有4种状态.例如：对于二进制代码11来说，输出为1000.3．1.2关于三-八译码器的工作框图如图2所示INP[2..0]OUTP[7..0]CS1YIMA_138图2三-八译码器的工作框图3.1.3译码器内部电路图如图3所示：图3译码器内部电路3.1.43-8译码器引脚排列图如图4所示：图43-8译码器引脚排列图3.1.53-8译码器的功能表：输入输出S1+A2A1A0100000111111110001101111

5、111001011011111100111110111110100111101111010111111011101101111110110111111111100××××11111111×1×××11111111无论从逻辑图还是功能表我们都可以看到3-8译码器的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1.如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏.当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项

6、译码器.3-8译码器有三个附加的控制端、和.当、时，输出为高电平（S＝1），译码器处于工作状态.否则，译码器被禁止，所有的输出端被封锁在高电平，如表1所示.这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能.带控制输入端的译码器又是一个完整的数据分配器.电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去.这就不难理解为什么把叫做地址输入了.例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上.3.2实验结果

7、对其仿真图进行仿真分析：OUTP译码输出标志，INP为输入信号组，它由INP[2]-INP[0]三个二进制代码输入信号组成.OUTP为输出信号组，它由OUTP[7]-OUTP[0]八个输出信号组成.OUTP为1时候表示输出.当输入为：111时，译码后为指定的状态，即输出10000000，紧接着依次类推，当输入为：110时，输出输出01000000，当输入为101时，输出00100000，当输入为100时，输出00010000，输入011时，输出为00001000，输入