关于折叠式运放输入级电流和折叠级电流的分配

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1、首先，我真是个大懒人！！不行，从现在开始要好好写博客了，以后争取每周都有新的东西发布。      其实关于模拟电路的设计，自己在eetop论坛上和大家也讨论了一些东西，只不过一直没有整理出来（自己真是太懒了），从这篇博客开始，分别会总结些关于运放设计的一些东西，由于笔者接触模拟集成电路没多久，经验还不是很多，希望大家能够批判性接收我博客里的知识。      关于模拟集成电路里，设计运放是最基本的工作，而折叠式共源共栅是常采用的结构（共源共栅结构输入共模范围太小，且单位反馈是动态范围很小，折叠式共源共栅结构可以提高输入共模范围，不

2、过同时在折叠处会出现一个较小的极点；还有两者的优缺点比较可能还有很多地方没提到，就不详述了，如果有人能把两者的比较贴在回复处，将不胜感激）。      再设计运放时，设计各个管子尺寸的关键就在于确定流过管子的电流，再根据输出共模范围确定的各个管子的过阈电压，通过Mos管的特性方程就能得到管子的长宽比。具体的运放设计过程，不是此文叙述的重点，就大概表述到此。      对于普通的共源共栅结构：   图一     通过运放带宽的需求，就能确定的输入管的跨导gm，进而便可确定各路的电流了。     对于折叠式的运放，情况稍微复杂一些：

3、图二     为了，便于讲解，我们先只看一路（其实两路是完全对称的），由上图可知I5=I1+I3；那么I1和I3该如何分配呢？首先I1很好确定，由运放的带宽BW就能确定（同普通共源共栅结构），那么I3该取大于I1还是小于I1呢？这个就得具体情况具体分析，由你的的设计需求而定了：     一，当在高速应用中，需要大的摆率SR及高的带宽BW，那么此时I3应该取得较大，对于摆率SR自然不用说，电流越大充电速度越快；那么带宽BW又是受什么限制呢？上文提到过折叠式共源共栅结构有个很大的缺点，就是在折叠处（图二的X处，暂时只分析一路，两路其

4、实完全对称，再次强调）引入了一个较小的极点，也就是这个运放的次主极点p2，为了保证运放稳定，那么次主极点离主极点越远越好（只是出于稳定性的考虑），那么就要求p2越大越好，那么p2到底有什么决定呢？通过推导传递公式我们可知：p2=gm3/Cx，gm3是M3管的跨导，Cx是X点处的电容；Cx确定好尺寸后一般就确定了，但是在相同的尺寸下，流过M3的电流越大则M3的跨导越大，也即p2也就越大，因此主极点也就可以越大。     二，如果不是在高速应用中，并不需要很大的摆率和带宽，为了提高电流利用率，也即I3的电流足够保证应用所需的SR及保

5、证使运放稳定就行了，那么此时I3取得较小；I3取得小还有一个好处就是可以提高直流增益DCGain。这是因为当I3减小后折叠级的各管的输出电阻增大（饱和区的MOS管输出电阻反比与漏电流，因为小电流是沟道长度调制效应更小）。      以上就是关于折叠式运放输入级和折叠级电流确定的方式，由于笔者水平有限，只是简单总结梳理了一下，里面可能还有很多要点并未提到或是很多错误之处，还望读者能够批判指出。      下次博文将介绍一下关于buffer的输出级电流确定，敬请期待吧。http://blog.sina.com.cn/s/blog_4

6、50b27000100yuhc.html