波形发生器的设计new

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1、第25卷第7期赤峰学院学报（自然科学版）Vol.25No.72009年7月JournalofChifengUniversity（NaturalScienceEdition）Jul.2009波形发生器的设计张严霜，李秀娟（1.北京交通大学电信学院，北京100000；2.内蒙古工业大学，内蒙古呼和浩特010051）摘要：当前波形发生器可以用模电、数电、单片机等来实现.传统的波形发生器大多采用模拟分立元件实现，电路形成复杂，产生波形种类受电路硬件的限制，体积大，稳定性差，设计周期长，调试繁琐.本设计电路结构简单、易

2、于扩展，具有很大的灵活性.由于采用模块化的设计，对功能的修改和增加，只要修改VHDL源程序，就可实现数字系统硬件的软件化.关键词：波形发生器；CPLD；D/A转换；VHDL中图分类号：TP311文献标识码：A文章编号：1673-260X（2009）07-0075-041设计思想制数，不能直观的观察波形信号，所以数模转换模所设计的波形发生器是以CPLD(复杂可编程块就是要将波形选择输出模块输出的波形转换成逻辑控制器)为核心部件，辅以输入控制、D/A转换模拟信号，同时还将对其幅度进行调节.器，利用VHDL语言在M

3、axplusⅡ软件中完成各个模块的设计，通过计算机波形仿真证明了设计的正确性，最终下载到CPLD器件中.可以输出三角波、正弦波及方波这三种波形信号.本设计的核心部分是采用MaxplusⅡ软件开发平台,利用VHDL语言对CPLD进行编程，实现输出三种波形的功能.在对CPLD编程后，它的输出信号是数字信号，我们必须辅以必要的外围器件———D/A转换器（AD558芯片），将数字信号转换上述的前四个模块都要用VHDL语言来实现.为模拟信号.即最终可以输出三角波、正弦波和方D/A转换模块的功能就由AD558芯片来实现.

4、利波这三种模拟形式的信号波形.本设计的系统框图用VHDL语言实现前四个模块时，我采用自顶向下如图1所示.的设计方法，其流程是先从系统级入手，然后将整个设计细分.上层模块就是通过VHDL语言文本输CPLDAD558芯片LM358单电源双运放入法描述各个端口，利用位置映射的方法将下层模块连接起来；下层模块利用VHDL语言实现各个功晶体振荡器能.下层模块包括：时钟分频模块、时钟选择输出模图1系统框图块、波形产生模块、波形选择输出模块.2系统的模块化3波形发生器的实现如图2所示，根据硬件的配置，本设计把系统3.1各个

5、模块的描述与仿真分成五个模块.分别是：时钟分频模块、时钟选择输3.1.1时钟分频模块出模块、波形产生模块、波形选择输出模块以及数模转换模块.时钟分频模块包括晶体振荡器、时钟信号和分频电路三个部分.时钟选择输出模块就是对时钟分频模块产生的三种频率进行选择性的输出.波形产生输出模块就是三种波形的产生.波形选图3时钟分频模块图择模块就是对波形产生模块所产生的波形进行选如图3所示，时钟分频模块的输入信号包括时择性的输出.由于波形选择输出模块输出的是二进钟信号clk_input和复位信号reset.clk_input、

6、reset-75-均由实验箱上的设备提供.输出信号包括clk_16、clk_32、clk_64这三个信号.这个模块的功能是利用VHDL语言编程实现对输入信号的32、64、128分频.因为芯片提供的时钟信号频率一般都很高，而本设计不需要这么大频图6时钟选择输出模块仿真图率的时钟信号驱动整个系统，所以利用分频模块可使输入信号的频率变小，从而符合设计要求，与此同时此模块还可实现另外一个功能，就是产生一个频率范围.用VHDL语言实现此模块功能时，我利用计数图7正弦波模块图器来实现的.在程序中定义一个信号count，c

7、ount是与外部提供的清零信号相接.一组八位的二进制数，用来对输入的时钟信号进行用VHDL语言实现此模块的功能时，我采用的计数.输入的时钟信号在上升沿有效，每当来一个是加法计数和译码器相结合的思想.首先对幅度为脉冲计数信号就加1.图4是利用MaxplusⅡ对此模1的正弦波的一个周期分为64个采样点，根据正块的仿真：弦波的函数关系式：Y=255×[0.5+0.5×cos(2π×N/64)]（3-1）其中N为采样点的个数.计算得到每一点对应的幅度值，然后量化为8位二进制数.量化成8位二进制数输出是为了数模转换方便

8、.最大值为255，最小值为0，以此得到正弦波波表.采用加法计数器图4分频模块仿真图的作用是生成译码电路的64个输入值.计数器从03.1.2时钟选择输出模块加到63，即采样64次.每采样一次就要到正弦波波表中查对应的幅度值，然后输出.图8是利用Max-plusⅡ对此模块的仿真：图5时钟选择输出模块图图8正弦波仿真图如图5所示，时钟选择输出模块的输入信号包（2）三角波产生模块括y0,y1,y2、n和选择