数字集成电路-同步.pptnew

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1、CZU数字集成电路-同步韩益锋2012/6/8FundamentalsofIC异步信号输入到同步系统n许多同步系统需要接受异步输入信号n如一个计算机工作与1G时钟频率n来自I/O的中断，键盘输入等n来自其他自有时钟器件的数据交换n以太网有自己的100MHz时钟nPCI总线传输有66MHz标准时钟n这些信号与CPU的系统时钟没有时序关系n（在FPGA上，能使用FIFO作为界面以分开输入和输出时钟，通常这种方案太昂贵）2012/6/8FundamentalsofIC2同步电路（1）n对于一个简单的异步输入，能采用触发器进行同步n在每个周期，DFF对输入异步信

2、号采样，产生同步输出，且符合下级电路的建立时间2012/6/8FundamentalsofIC3同步电路（2）n重要的是异步信号只在一处进行同步n两个触发器不一定能够精确地同时接收到时钟和输入信号（时钟和数据Skew）n若异步信号在时钟边沿发生变化，触发器可能采样成1或02012/6/8FundamentalsofIC4同步电路（3）n一个简单的观点是当输入进入组合逻辑时，同步电路会更重要（如FSM）n组合逻辑模块可能在多个点上隐藏信号的同步问题n组合逻辑模块增加了多个点上同步问题中的不同值问题的几率2012/6/8FundamentalsofIC5同步

3、失效与非稳态（1）n触发器有两个稳态，但还会有第三个非稳态n当不满足触发器的建立和保持时间时，触发器进入非稳态n噪声可能影响n理论上从一个状态到另一个状态不转换，事实并非如此2012/6/8FundamentalsofIC6同步失效与非稳态（2）n同步失效-如果系统采用了同步电路的输出，然而该输出处于非稳态n一些商用IC存在非稳态的问题-均是同步失效nAMD9513-系统时序控制器nAMD9519-中断控制器nZilogZ80-串行I/O界面nIntel8048-微处理器nAMD29000-微处理器n避免同步失效，必须在使用同步器的输出时等待足够长的时间

4、2012/6/8FundamentalsofIC7可靠的同步器设计n触发器处于非稳态的概率随着时间呈指数下降n因此基本出发点是使信号增加使用的延迟以减小同步失效的概率n实际上，对信号延迟一个周期已经足够n若时钟周期大于非稳态时间加上FF2的建立时间，则FF2得到了异步信号的同步后信号2012/6/8FundamentalsofIC8纯异步电路n许多研究者（甚至一些工业界设计师）提出许多电路设计方法以消除全局分布的时钟n他们提出了比同步系统更好的许多重要潜在优势n然而，这些尝试仍然主要在大学和研究机构中进行n一些异步芯片/系统已被商业化n有时，同步系统中也

5、存在一些异步模块n异步技术用于DRAM和其他芯片中以产生内部控制，而不需要外部时钟（预充电/敏感放大器基于地址线的变化）2012/6/8FundamentalsofIC9