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2、CE集成电路制造过程示意图：3IC设计基础CADENCE集成电路设计域主要包括三个方面：行为设计（集成电路的功能设计）结构设,计（逻辑和电路设计）物理设计（光刻掩模版的几何特性和物理特性的具体实现）,4IC设计基础CADENCE集成电路设计层次主要包括五个层次：（１）系统级（２）算法级（３）寄存器传输级（RTL级）（４）逻辑级（,５）电路级5IC设计基础CADENCE集成电路设计特点：（1）集成电路对设计正确性提出了更为严格的要求。（2）集成电路对外引出,端的数目受外形尺寸限制，外形尺寸与封装内芯片的引脚数目不可能同步增加，给芯,片的检测带来困难
3、。（3）集成电路的布局、布线等版图设计更加复杂，只有最终,生成设计版图，通过制作掩模、流片，才能真正实现集成电路的各种功能。（4）集,成电路设计必须采用分层次设计和模块化设计。6IC设计基础CADENCE避免集成电路设计中出现错误措施有：（1）在芯片中设置容错电路，使芯片具有一定的修正功能。（2）借助计算机,辅助设计工具（EDA工具）对设计的每个阶段进行反复验证和检查，并对物理因素与,电学性能的交织问题进行考虑，以保证设计的正确性。7IC设计基础CADENCE设计信息描述：集成电路设计信息描述主要有设计图和语言描述方式。与设计层次相对应的设,计描
4、述主要有功能描述、逻辑描述、电路描述、版图描述。功能和逻辑描述可用设,page1计图和语言实现。逻辑描述用逻辑图和逻辑语言实现。电路描述用电路图实现。版,图描述采版图实现8IC设计基础CADENCEIC设计流程：9IC设计基础CADENCE理想的IC设计：根据设计要求进行系统编译，得到系统性能和功能描述；由系统性能和功能描述直接编译出逻辑和电路描述；再,由逻辑和电路描述直接编译出相应的物理版图描述。?但由于缺少有效的CAD工具，,这种技术迄今难以实现。目前硅编译器是设计自动化程度最高的一种设计技术，可,实现算法级或寄存器传输级到掩模版图，但是适用
5、于少数几种高度规则结构的集成电,路。10IC设计基础CADENCE典型的实际分层次设计流程：11IC设计基础CADENCE分层次设计流程主要适用于数字系统设计，模拟IC设计基本上是手工设计。?,即便是数字IC设计，也需要较多的人工干预。12IC设计基础CADENCEIC设计方法（1）全定制设计（2）半定制设计通道门阵列法门海法（3）定制设计标准单元法通用单元法13第二章EDA概述CADENCE电子设计自动化（EDA：ElectronicDesignAutomation）就是利用计算机作为,工作平台进行电子自动化设计的一项技术。?涵盖内容：系统设计
6、与仿真，电路设,计与仿真，印制电路板设计与校正，集成电路版图设计数模混合设计，嵌入式系统,设计，软硬件系统协同设计，系统芯片设计，可编程逻辑器件和可编程系统芯片设,计，专用集成电路设计等14EDA概述CADENCE高级硬件描述语言的完善和IP（IntellectualProperty）芯核被广泛使用，使,得电子系统和设计方式发生了根本性的转变。?IP是集成电路知识产权模块的简称,，定义为：经过预先设计、预先验证，具有相对独立的功能，可以重复使用在SoC和,ASIC中的电路模块。?IP分三类：软核IP固核IP硬核IP15EDA概述CADENCE软核
7、IP（softIP）是用可综合的硬件描述语言描述的RTL级电路功能块，不涉,page2及用与什么工艺相关的电路和电路元件实现这些描述。?优点：设计周期短，设计,投入少，不涉及物理实现，为后续设计留有很大发挥空间，增大了IP的灵活性和适,应性。?缺点：会有一定比例的后续工序无法适应软核IP设计，从而造成一定程度,的软核IP修正，在性能上有较大的不可预知性。16EDA概述CADENCE硬核IP（HardIP）是经过布局、布线并针对某一特定工艺库优化过的网表或物,理级版图，通常是GDSⅡ-Stream的文件形式。?优点：在功耗、尺寸方面都作了充,分的优
8、化，有很好的预知性。?缺点：由于对工艺的依赖性使得其灵活性和可移植,性都较差。17EDA概述CADENCE固核IP（FirmIP）是已经
