eda fpga设计流程及其工具

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1、第二章FPGA设计流程及其工具第二章FPGA设计流程及其工具2.1FPGA／CPLD设计流程应用FPGA/CPLD的EDA开发流程:本章首先介绍FPGA/CPLD开发和原理图/HDL文本编辑设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII软件的使FPGA/CPLD综合用做详细讲解。器件和电路系统逻辑综合器1、isp方式下载FPGA/CPLD时序与功能2、JTAG方式下载适配门级仿真3、针对SRAM结构结构综合器1、功能仿真的配置FPGA/CPLD2、时序仿真4、OTP器件编程编程下载西华大学电气信息学院胡兵2008-2-261

2、西华大学电气信息学院胡兵2008-2-2622.1FPGA／CPLD设计流程2.1FPGA／CPLD设计流程2.1.1设计输入(原理图／HDL文本编辑)2.1.2综合原理图输入整个综合过程就是将设计者在EDA平台1.图形输入上编辑输入的HDL文本、图形描述，依据给状态图输入定的器件结构进行编译、优化、转换和综波形图输入合，最终获得门级电路网表文件[如EDIF格2.HDL文本输入式(ElectronicDesignInterchange使用某种硬件描述语言(HDL)，如VHDL或Format),文件后缀是:*.edf]。VerilogHDL，对电路进行描述。因此综合器工作前，必

3、须给定最后实现适合大规模的电路设计，有很好的可移植性，的硬件结构参数。（速度或面积最优等）可读性强易于交流。西华大学电气信息学院胡兵2008-2-263西华大学电气信息学院胡兵2008-2-2642.1FPGA／CPLD设计流程2.1FPGA／CPLD设计流程2.1.3适配器（布局布线器）2.1.4时序仿真与功能仿真适配器的任务是完成目标系统在器件上的布局布线。其功能是将综合器产生的时序仿真就是接近真实器件运行特性的仿真，网表文件配置于指定的目标器件中，使之仿真文件中己包含了经过逻辑门和布线产生最终的下载文件。产生的延迟。CPLDFPGA功能仿真*.JED,*.POF,*.S

4、OF,*.JAM,*.ISP等格式文件*.BIT等格式文件是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟。仿真过适配完成后可以利用适配所产生的仿真文程不涉及任何具体器件的硬件特性。件作精确的时序仿真,并可生成适配技术报告。西华大学电气信息学院胡兵2008-2-265西华大学电气信息学院胡兵2008-2-26612.1FPGA／CPLD设计流程2.1FPGA／CPLD设计流程2.1.5编程下载2.1.6硬件测试最后是将含有载入了通常，将对CPLD的下载称为编程设计的FPGA或CPLD的硬件(Program)，对FPGA中的SRAM进行直接下系统进行统一测试，以便

5、载的方式称为配置(Configure)。最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。西华大学电气信息学院胡兵2008-2-267西华大学电气信息学院胡兵2008-2-2682.1FPGA／CPLD设计流程第二章FPGA设计流程及其工具总结:文本2.2常用EDA工具设计输入EDA工具大致可以分为如下5个模块：网表文件图形IOE...IOEIOE...IOEIOE...IOEI/OE综合设计输入编辑器HDL综合器仿真器可编程连线IOE..IOCIOE....IOE.IOE.适配IOCIOE....适配器(或布局布线器)下载器IOE布局布线,并生逻辑块成相应的

6、文件西华大学电气信息学院胡兵2008-2-269西华大学电气信息学院胡兵2008-2-26102.2常用EDA工具2.2常用EDA工具2.2.1设计输入编辑器2.2.3仿真器2.2.2HDL综合器按处理的硬件描述语言类型分，HDL仿真器可分为：性能良好的FPGA/CPLD设计的HDL综合器有(1)VHDL仿真器。如下三种：(2)Verilog仿真器。(3)MixedHDL仿真器(混合HDL仿真器，同©Synopsys公司的FPGACompiler、FPGA时处理Verilog与VHDL)。Express综合器。©Synplicity公司的SynplifyPro综合器。©Men

7、tor子公司ExemplarLogic的HDL仿真器：LeonardoSpectrum综合器。Mentor公司ModelSim西华大学电气信息学院胡兵2008-2-2611西华大学电气信息学院胡兵2008-2-261222.2常用EDA工具第二章FPGA设计流程及其工具2.3MAX+plusII设计流程2.2.4适配器(布局布线器)编辑网数据库逻辑逻辑延时网编程文适配表提取建立综合分割表提取件汇编FPGA厂商提供如：Altera公司的MAX+PLUSII、QuartusII图形或编程HDL综合或编译适配