可变量程数字频率计设计与制作

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1、可变量程数字频率计设计与制作一设计目的掌握现代大规模集成数字逻辑电路的应用设计方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。二设计任务设计一个五位数字频率计。要求分成四档测量范围：×1、×10、×100、×1000。在×1档，测量范围为1Hz到99999Hz，余此类推。最高测量频率为99999KHz(×1000档)。档位的选择由按键手控，但要有指示灯显示。再有，输入频率大于实际量程时，要有溢出显示。三设计原理1.测频率法就是在一定时间间隔Tw（定义为闸门时间）内，测得被测信号重复出现的次数为Nx，则其频率可表示为：Fx=

2、Nx/Tw2.数字频率计系统组成框图如下：图1四方案实现1.分频器模块div通过对4MHz时钟的分频得到1kHz（周期为1ms）时钟，VHDL文件如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDIVIS1可变量程数字频率计设计与制作PORT(FIN:INSTD_LOGIC;FS:OUTSTD_LOGIC);ENDDIV;ARCHITECTUREDIV_ARCOFDIVISBEGINPROCESS(FIN)VARIABLECNT:INTEGERRANGE0TO1999;VARIABLEX:S

3、TD_LOGIC;BEGINIFFIN'EVENTANDFIN='1'THENIFCNT<1999THENCNT:=CNT+1;ELSECNT:=0;X:=NOTX;ENDIF;ENDIF;FS<=X;ENDPROCESS;ENDDIV_ARC;生成的元件div.sym如图2：图22.闸门控制模块频率计电路工作时先要产生一个闸门信号，宽度为单位时间，如1s。在闸门信号有效时间内，对被测信号进行计数，即为信号的频率。该模块可再分为两个子模块：定时信号模块和控制信号发生器模块。（1）定时信号模块timer根据设计要求，对于5位十进制计数器来说

4、，当闸门信号周期为1s2可变量程数字频率计设计与制作时，其计数值在0到99999之间，则最大频率为99999Hz，此即为频率计电路工作的1档。余此类推。（当闸门信号周期为1ms时，计数值在0到99999之间，把它转化为频率为最小频率为1kHz，最大频率为99999kHz，此即为频率计工作电路的4档。）为产生4种不同的闸门信号，可由3级模10计数器对1kHz信号进行分频，利用档位选择开关通过数据选择器MUX41选择出相应的时钟BCLK，原理图如图3(a)所示：图3(a)生成的元件timer.sym如图3（b）：图3（b）附：1）生成十进制计

5、数器cnt10的VHDL文件：USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,CLR,EN:INSTD_LOGIC;--时钟输入端、清零端、使能端CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);3可变量程数字频率计设计与制作CO:OUTSTD_LOGIC);ENDCNT10;ARCHITECTURECNT10_ARCOFCNT10ISBEGINPROCESS(CLK,CLR,EN)VARIABLEA:STD_L

6、OGIC_VECTOR(3DOWNTO0);BEGINIFCLR='1'THENA:=(OTHERS=>'0');--计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数IFA<9THENA:=A+1;ELSEA:=(OTHERS=>'0');--大于9，计数值清零ENDIF;ENDIF;ENDIF;IFA=9THEN--等于9，输出进位信号CO<='1';ELSECO<='0';ENDIF;CQ<=A;ENDPROCESS;ENDCNT10_ARC;相应的元

7、件cnt10.sym如图4所示：4可变量程数字频率计设计与制作图42）模块dang的VHDL文件：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDANGISPORT(S:INSTD_LOGIC_VECTOR(1DOWNTO0);P:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDDANG;ARCHITECTUREDANG_ARCOFDANGISBEGINPROCESS(S)BEGINCASESIS--转化为BCD代码WHEN"00"=>P<="0001";--译码后显示为数字

8、1WHEN"01"=>P<="0010";WHEN"10"=>P<="0011";WHEN"11"=>P<="0100";WHENOTHERS=>P<=NULL;ENDCASE;ENDPROC