电子线路实训实验报告

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1、EDA实验室电子线路实训（CPLD与电子CAD）报告电子线路（CPLD与电子CAD《电子线路实训（CPLD与CAD）》是我们电气学院教学计划很重要的实践性教学环节之一。在学生学完《模拟电子技术》和《数字电子技术》之后，通过这一课程的训练实习环节，更进一步加强和巩固学生所学内容的基本知识，更重要是掌握电子系统线路的设计方法和要求，使学生了解和掌握所学专业工作要求和特点。对此。我们主要学习了一下内容：一．VHDL中的进程.信号.变量1.VHDL的含义VHSIC(VeryHighSpeedIntegratedCircuit)Hardware

2、DescriptionLanguage2.VHDL的一些主要特点（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力（2）VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能1ElectronicDesignAutomationLaboratory，ElectricalEngineering&RenewableEnergySchool，ChinaThreeGorgesUniversityEDA实验室（3）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把

3、VHDL描述设计转变成门级网表（4）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计（5）VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟3.VHDL:VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言格式和描述方法以及语法和一般的计算机高级语言类似。4.VHDL语言中的进程：进程（process）,进程是最具VHDL特色的语句,是VHDL中执行语句的基本单元，

4、一个VHDL程序的仿真中执行的所有操作都分割为单个或多个进程。5.VHDL的属性函数类属性信号属性函数属于函数类属性，用来返回有关信号行为功能的信息2ElectronicDesignAutomationLaboratory，ElectricalEngineering&RenewableEnergySchool，ChinaThreeGorgesUniversityEDA实验室典型：’event，它的值为布尔型，如果信号有变化，则其取值为True,否则为False。利用此属性可以判断时钟是否发生。时钟边沿表示：如果定义：SIGNALclk

5、:INstd_logic;则：clk’eventANDclk=‘1’表示时钟变化了，且为上升边沿clk’eventANDclk=‘0’表示时钟的下降沿<一>.进程（1）进程：VHDL中最重要的语句，具有并行和顺序行为的双重性进程和进程语句之间是并行关系进程内部是一组连续执行的顺序语句进程语句与构造体中的其余部分进行信息交流是靠信号完成的PROCESS为一无限循环语句进程必须由敏感信号的变化来启动（对于表中列出的任何信号的改变，都将启动进程，执行进程内相应顺序语句）（2）基本格式：进程标号：PROCESS[（信号敏感表）]IS〈说明区〉

6、BEGI（3）进程语句程序：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYyl_9_10ISPORT(a,b,c,d:INStd_Logic;sel:INStd_Logic_Vector(1downto0);y,z:OUTStd_Logic);ENDyl_9_10;3ElectronicDesignAutomationLaboratory，ElectricalEngineering&RenewableEnergySchool，ChinaThreeGorgesUniversityEDA实验室A

7、RCHITECTURElogicOFyl_9_10ISBEGINif_label:PROCESS(a,b,c,d,sel)BEGINIFsel="00"THENy<=a;ELSIFsel="01"THENy<=b;ELSIFsel="10"THENy<=c;ELSEy<=d;ENDIF;ENDPROCESSif_label;case_label:PROCESS(a,b,c,d,sel)BEGINCASEselISWHEN"00"=>z<=a;WHEN"01"=>z<=b;WHEN"10"=>z<=c;WHEN"11"=>z<=d;WH

8、ENOTHERS=>z<='0';ENDCASE;ENDPROCESScase_label;ENDlogic;(4)波形仿真4ElectronicDesignAutomationLaboratory，Electrical