数字时钟显示实验报告

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1、实验名称：数字时钟设计实验仪器及软件：计算机，QUARTASo实验目的：1全面了解如何应用该硕件描述语言进行高速集成电路设计；2.通过对数字时钟软件设计环节与仿真环节熟悉QuartusII设计与仿真环境；3.通过对数字时钟的设计，掌握硬件系统设计方法（自底向上或自顶向下），熟悉VHDL语言三种设计风格，熟悉其芯片硬件实现的过程。4体会硬件设计语言在工程屮的重要性。全面掌握设计方法和过程。实验要求：设计一个数字时钟，并输岀到数码管显示时，分，秒。实验原理：A整体系统实行自顶下的原则，通过顶层实体分别串接各个设计部件，各个部件接口通

2、过端口映射的方式进行串接，从而达到设计目的。B整个程序中涉及的部件有：（1）分频器，对输入时钟40Mhz进行40000000分频，得到1Hz信号，作为计数器的计数时钟；对输入时钟40Mhz进行400000分频，得到100Hz信号，作为数码显示管位扫描信号（2）计数器，用24进制计数器作为小时位的计数，用60进制计数器作为分位，秒位的计数。（3）位选程序，实现六个数码显示管动态扫描显示，（4）LED显示程序：用于显示信号在数码管。（5）顶层模块实体部分，指明了输入输岀端口，各部分的联系和链接,以及通过端口映射连接各部分，实现整个程

3、序功能。C关于动态显示，扫描频率设置为100H乙这个频率犬于要求的50H乙利用人眼的视觉暂留效果，则看不到闪烁现象，可以实现动态显示功能。D在计数器的时钟选择上，选择的是1HZ频率，满足了每秒一次的要求。设计思路及VHDL代码E两个模60的计数器来代表时钟的秒针，分针，再用一个模23的计数器来代替吋针。外部基础时钟信号作为秒针计数器的时钟信号，秒针计数器的近进位信号作为分针计数器的时钟信号，分针计数器的进位信号有作为时针计数器的时钟信号，最后在统一输出。需要注意的是到23时59分59秒后下次跳动清零，从头开始。基础时钟信号选择1

4、HZ最为简单。我们做了以40MHZ为基础时钟信号的时钟,主要要点在将40MHZ分频到1HZ。F面通过原理结构图描述系统一，顶层实体模块源代码数字钟的顶层模块程序clock.vhdlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityclockisport(clk:instd_logic;set:instd_logic;qin_s_l:instd_logic_vector(3do

5、wnto0);-秒钟的低位调整输入端qin_s_2:instd_logic_vector(3downto0);-秒钟的高位调整输入端qin_m_l:instd_logic_vector(3downto0);••分钟的低位调整输入端qin_m_2:instd_logic_vector(3downto0);••分钟的高位调整输入端qin_h_l:instd_logic_vector(3downto0);-吋钟的低位调整输入端qin_h_2:instd_logic_vector(3downto0);-时钟的高位调整输入端qout:ou

6、tstd_logic_vector(6downto0);段码输出sei:outstd_logic_vector(5downto0)一位选输岀端);architecturebehaveofclockiscomponentcnt24is:in:in:in:inendclock;stdjogic;std_logic;std_logic_vector(3downto0);std_logic_vector(3downto0);port(clksetdinldin2qoutl:outstd_logic_vector(3downto0);qo

7、ut2:outstd_logic_vector(3downto0));endcomponentcnt24;componentcnt60isport(clk:instd_logic;set:instd_logic;dinl:instd_logic_vector(3downto0);din2:instd_logic_vector(3downto0);qoutl:outstd_logic_vector(3downto0);qout2:outstd_logic_vector(3downto0);carry:outstd_logic);e

8、ndcomponentcnt60;componentfenlisport(clk:instd_logic;qout:outstd_logic);endcomponentfen1;componentfen100isport(clk:instd_logic;qout