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时间:2019-03-04
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1、V770978梗旦大学硕士学位论文32位微处理器的低功耗片上存储系统设计院系:微电子学系专业:姓名:指导教师:完成日期:学校代码:学号:微电予学与同体电子学顾沧海阂吴教授2005年5月lO日10246022021063摘要随着集成电路制造技术的发展,芯片的速度和集成度不断提高,功耗问题已经成为芯片设计的关键因素之一,因此必须在芯片设计时特别考虑功耗因素。嵌入式微处理器是SOC系统中最核心的部分,其低功耗设计对降低整个系统的功耗意义重大。在微处理器中,功耗的60%以上部是来自片上存储系统,因此低功耗片上存储系统是实现低功耗微处理器
2、的关键。本文着重讨论了32位微处理器的片上存储系统(包括存储器管理单元(MMu)、高速缓存(Cache)、Cache控制器以及接口电路1的低功耗设计方法。在SMIC0.19umCMOS工艺下,本文设计了一个32位微处理器的片上存储系统,指令和数据MMU都拥有64路的TLB,指令和数据都采用8Kbytes的4路组相联Cache,采用两级页表的寻址方式实现地址转换。采用全定制的方法来设计TLB和Cache以达到高速、低功耗以及减小面积的目的。其余部分采用VerilogCode设计。64路全相联TLB采用CAM.SRAM的结构实现,同
3、时提出了改进的CAM单元电路,减小了CAM位线电平转换功耗:并且提出一种不降低TLB命中率而降低比较功耗的两级CAM结构实现比较操作,通过功耗模型分析选择每一级的CAM单元数,大大减少每次参加比较的CAM单元数;此外,还通过减小Match线上的电压摆幅的方法来进一步减小功耗,仿真表明本文CAM电路的功耗只有传统CAM结构的17%。采用高速电流灵敏放大器来加快SRAM的读出速度。4路组相联Cache采用了串行访问标识、数据的结构以节省数据读出时的功耗;采用动态比较器来减小地址比较功耗,加快比较速度,仿真表明本文的Cache功耗仅为
4、传统并行结构Cache的70%;并且为了方便测试,给Cache加入了BIST电路。在Cache控制器的设计中也采用了多种优化手段来提高访存性能降低功耗,包括:增加读、写缓冲器;使用LRU替换算法;指令Cache省略标识访问等。关键词:低功耗,MMU,Cache,TLB,CAM,SRAM.灵敏放大器,微处理器lIAbstractWi【hthedevelopmentofICf’abricationtechniques.thespeedandintegrityofthechipincreasegreatly,whichmakespow
5、erconsumptionbecomeoneofthekeyproblemsofchipdesign.Sopowerconsumptionshouldbeconsideredinchipdesign.EmbeddedmicroprocessoristhecoreofSystem—on-Chip,itslowpowerdesignisimportanttothewholesystem.Morethan60%energyiSconsumedbytheon.chipmemorysysteminmicroprocesso^sothede
6、signof10WpowerOn—chipmemorysystemiSoneofthemostimportantresearchareasInthispaper,wefocusonthedesignoflowpoweron-chipmemorysystemfincludingMMU,Cache,Cachecontrollerandtheirjnterface),InSMIC0.18urnCMOStechnology,wedesignalowpoweron-chipmemorysystemwhichcontainstwo64ent
7、ryTLB(I—TLB,D—TLB)andtwo8Kbytes4wayset—associativeCache(I—Cache,D—Cache).Full—customdesignmethodwasusedtodesigntheTLBandCachetoachievehighspeed.10Wpowerandsmallchipareaandtheotherpartswasdesignedwithverilogcode.TheCAM—SRAMarchitecturewasusedinthe64entryfull.associati
8、veTLB.TheCAMeellcircuitwasmodifiedtoreducethebitlinetransitionpower;Anewtwo.stageCAMcomparisonstructureWaSusedtosavepowerdissipatio
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