硬件设计开发课件

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1、第三讲　FPGA/CPLD硬件设计开发信息与通信学院：***8/25/20211原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构的配置4、OTP器件编程功能仿真应用FPGA/CPLD的EDA开发流程:8/25/20212下载线及下载板电路用户板电路设计通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，

2、但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。以Altera公司的CPLD及FPG为主说明编程与配置方法8/25/20213一、ByteBlaster并行下载方式在实际应用中，Altera公司的器件一般采用ByteBlaster并行下载方，因为这种下载方式既方便，速度又快。Altera的ByteBlaster并行下载电缆的一端为25芯接口，可以与计算机上的25芯并口相连，另一端为l0芯接口，与含有目标器件的电路板相连。JTAG接口8/25/20214JTAG(JointTest Action Group:联合测试行动小组)

3、是一种国际标准测试协议IEEE 1149.1兼容。什么是JTAG？主要用于芯片内部测试仿真。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。JTAG用来对芯片进行测试，允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System Programmable:在线编程），对CPLD、FLASH等器件进行编程。8/25/20215早期的Byteblaster

4、MV下载线最新的ByteblasterII下载线USBblaster下载线接口各引脚信号名称两种下载模式：(1)被动串行同步(PS)方式(2)JTAG方式8/25/20216ByteblasterII下载线8/25/20217ByteblasterII下载线8/25/20218ByteblasterMV下载线8/25/20219ByteblasterMV下载线8/25/202110增强型配置器件—串行配置器件MAX9000AMAX9000MAX3000AMAX7000SMAX7000BMAX7000AMAXIIFLEX6000FLEX8000FLE

5、X10KEFLEX10KAFLEX10KAPEX20KCAPEX20KEAPEX20KAPEXIIACEX1KMercuryCycloneStratixMasterBlasterUSBBlasterByteBlasterII器件表2.ByteBlasterII,USBBlaster&MasterBlaster电缆兼容能力8/25/202111二、CPLD的编程方案PC机JTAG编程端口CPLDPC机isp编程端口CPLD编程适配电路编程适配电路JTAG编程信号：TCK、TDO、TMS、TDICPLD内带有EEPROM，掉电后信息也不会丢失，只需将软

6、件设计好的程序直接下载到芯片中就可以。8/25/2021121.CPLD的JTAG方式编程CPLD编程下载连接图TCK、TDO、TMS、TDI为CPLD的JTAG口对CPLD编程8/25/202113多CPLD芯片编程连接方式CPLD的多芯片编程8/25/2021142．CPLD的isp方式编程ispLSI器件的编程采用E2CMOS元件来存储数据，编程时通过行地址和数据位对E2CMOS元件寻址。编程的寻址和移位操作由地址移位寄存器和数据移位寄存器完成。两种寄存器都按FlFO（先入先出）的方式工作。由于器件是插在目标系统中或线路板上进行编程，因此在系

7、统编程的关键是编程时如何使芯片与外部脱离。8/25/202115CPLDisp--IN-SYSTEM-PROGRAMMERBALELATTICE的isp下载方式ISP接口8/25/202116编程时连线器件编程时需要五根信号线用来传递编程信息：1）ispEN：编程使能信号。当=1时，器件为正常工作状态；当=0时，器件所有的I/0端被置成高阻状态，因而切断了芯片与外电路的联系。2）SDO：为数据输出线。3）SLCK：为串行时钟线。4）SDI：向串行移位寄存器提供编程数据和其它命令。5）MODE：为编程状态机的控制线，SDI与MODE一起为编程状态机的

8、控制线。8/25/202117ISP状态机共有三个状态：闲置态（IDLE）、移位态（SHIFT）和执行态（EXECUTE）