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1、第34卷第5期电子工程师Vol.34No.52008年5月ELECTRONICENGINEERMay2008基于FPGA的数字存储示波器122周金刚,左超,崔长生(1.华中科技大学电气学院,湖北省武汉市430074;2.华中科技大学电子系,湖北省武汉市430074)摘要:数字示波器由程控放大电路、采样保持电路、高速数据采集、示波显示调理4个模块组成。系统以FPGA(现场可编程门阵列)为控制核心,FPGA内嵌RAM存储波形数据,终端采用X、Y轴6方式显示,低频段实现了10次采样/s实时采样,高频段实现了200MHz等效采样,等效采样时
2、钟由FPGA内置锁相环时钟分频得到,分频算法经优化具有极高的精度,被测波形频谱覆盖了20Hz～10MHz,波形显示无明显失真。关键词:数字存储示波器;FPGA;等效采样中图分类号:TM935.321μs时,fout便低于1MHz。同时,由于AD9851的频率0引言控制字为32位,Δt步进可轻松达到5ns,通过累加n6按照对测量信号的处理方式,示波器可分为模拟值,便可得到200×10次采样/s的等效采样率。式和数字式两种类型;按照示波器能够同时显示的信方案3:FPGA(现场可编程门阵列)内部倍频。通号的数目,示波器可分为单踪(通道)和
3、双踪(通道)两过FPGA内部锁相环对20MHz信号进行十倍频,得到6种类型。模拟和数字示波器各有不同的特点,原理相200MHz时钟信号,从而获得分辨率为200×10次采同。数字示波器采用数字技术和计算机技术,功能强样/s的步进时延Δt,通过每次信号触发延进行判断,大,已经成为时域、频域、复频域的未知信号波形及参在其后T+nΔt进行采样,n值累加,便可完成等效时数测量的重要工具。现在的数字示波器基本都具有了间采样过程。波形观察、数字测量、模拟测量、脉冲测试,双时基观方案1实现相对容易,但是由于步进时延不恒定,测、只读测量与比较测量、自
4、动测量等多种测量技术和即t2与t1不可能保持线性关系,在波形恢复的过程方法。中,会带来波形失真。方案2很巧妙地采用高精度DDS芯片代替程控时钟电路,减少了产生200MHz信1总体方案比较与选择号的困难,但由于频率控制字写入至频率输出稳定所方案1:阶梯波比较触发。根据被测信号频率产需时长不确定,给系统设计带来一定风险。方案3利生M分频锯齿波信号,用于同被测信号比较,产生脉用Cyclone芯片良好的倍频特性,产生200MHz的内冲序列,顺序提取部分脉冲作为信号采样保持以及部时钟,时钟稳定并且便于控制。A/D转换时钟,达到对原始信号进行恢
5、复的目的。如经过比较,选用方案3。图1所示,顺序产生步进延迟。2理论分析与计算2.1等效采样分析等效时间采样分为顺序采样和随机重复采样。本设计采用顺序采样,对每一个信号周期仅采样1个点,用步进延迟的方法在每一个周期信号中采样信号波形图1阶梯波比较采样的不同点,从而获取整个波形的采样数据。所谓步进方案2:DDS(直接数字频率合成器)芯片高精度延迟,是指一般以触发信号作为基准,每触发一次,往相位控制。利用DDS芯片AD9851高精度频率控制后延迟Δt时间,如图2所示。对于高频信号,可每隔字,可产生频率不高、但步进延迟精度很高的采样信几个
6、甚至几百个信号周期对波形采样一次,仍可恢复号。设采样频率为fout=1/T+nΔt,当所取T值大于出原始信号。题目要求等效采样频率fs≥200MHz,则Δt=收稿日期:2007210208;修回日期:2007211230。1/200MHz=5ns。·15··测控技术·电子工程师2008年5月电路如图4所示。图2顺序采样示意图2.2垂直灵敏度题目要求垂直灵敏度为1V/div、0.1V/div,发挥部分要求2mV/div,垂直刻度为8div,而双极性A/D转换器参考电压为±1V,所以垂直灵敏度、输入信号峰峰值和各挡位增益如表1所示。表1
7、相对垂直灵敏度的挡位增益表垂直灵敏度/输入信号挡位-1(V·div)峰峰值/V增益10～80.253.2小信号放大电路0.10～0.82.50通过3块AD817芯片实现3级放大,实现了小信0.0020～0.016125号放大250倍,最小可以放大2mV的信号。本设计采用分挡放大,题目要求输入信号最高频3.3软件流程率为10MHz,在发挥部分挡位增益为125,则放大电路本系统由一块FPGA完成所有功能。FPGA初始的增益带宽积(GBW)为1.25GHz。因此,扩展部分化后,通过预置不同的键值进入相应的功能模块。如需分级放大,设计为两极
8、低噪小信号放大电路。图5所示。2.3扫描速度扫描速度对应着A/D采样率,扫描速度分为20ms/div、2μs/div、100ns/div等3挡,水平分辨率为20点/div,扫描速度与采样速率对应关系见表2。表2与扫描速度对应的A/D采
