可行性报告计算机组成原理课程设计论文用硬件描述语言设计浮点乘法器

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1、计算机科学与工程学院课程设计报告题目全称：用硬件描述语言设计浮点乘法器（补码一位乘法）课程名称：计算机组成原理指导老师：职称：序号学生姓名学号班号成绩123指导老师评语：指导教师签字：摘要数字乘法器，作为现代计算机中必不可少的一部分，其设计工作越来越受到人们的重视。本文采用硬件描述语言verilogHDL设计了一个基于补码一位乘法的浮点乘法器，设计功能完善，灵活性较好。理论依据包括浮点运算和补码一位乘法运算。本文对开发环境，测试环境做了简要介绍，并对设计过程进行了详细的描述分析，使用Modelsim软件的Simulator模块进行了功能仿真。关键字：浮点运算；补码一位乘法；乘法器；ve

2、rilogHDLAbstractDigitalmultiplier,asanessentialpartofmoderncomputer,itsdesignhasbeenpaidmoreandmoreattention.Inthispaper,weusethehardwaredescriptionlanguageverilogHDL-basedtodesignacomplementofmultiplicationoffloating-pointmultiplierwhosefunctionandflexibilityaregood.Theoreticalbasisincludesfloa

3、ting-pointoperationsandcomplementmultiplication.Inthispaper,weintroducetheenvironmentofdevelopmentandtestbriefly,andthedesignprocessisdescribedindetailanalysis,usingtheSimulatormodulesofModelsimsoftwaretocarrythefunctionalsimulation.Keywords:floating-pointoperations;complementofmultiplication;mu

4、ltiplier;verilogHDL目录第一章引言41.1课题背景41.1.1应用领域41.1.2国内外研究现状41.2课题意义及价值51.3理论依据51.3.1浮点运算原理51.3.2补码一位乘法运算原理61.4课题的难点、重点、核心问题及方向91.5本组所做的工作91.6主要内容与章节安排9第二章课题设计与实现112.1开发工具简介112.1.1VerilogHDL硬件描述语言112.1.2QuartusII112.2需求分析与概要设计122.3设计框架与流程图132.3.1设计框图132.3.2设计流程图132.4详细设计162.4.1补码一位乘法模块设计162.4.2规格化模

5、块设计192.4.3控制模块及加法模块设计212.4.3.1加法模块设计212.4.3.2控制模块设计21第三章仿真测试223.1仿真测试环境223.2模块仿真测试243.2.1（补码一位）乘法模块仿真测试243.2.2规格化模块仿真测试253.2.3加法模块仿真测试273.3总测试（控制模块测试）29第四章总结与展望334.1问题及解决方案总结334.1.1乘法模块编写问题334.1.2规格化模块编写问题334.2结论及展望33参考文献34致谢34第一章引言1.1课题背景1.1.1应用领域近三十年来，随着数字信号处理技术（DSP）的广泛应用和超大规模集成电路工艺的不断进步，数字乘法器

6、的设计越来越受到人们的重视。该技术是上世纪60年代发展起来的一门新兴学科，当时主要采用计算机模拟的方法研究数字滤波器，现在已经广泛用于需要对信号进行谱分析、滤波、压缩的众多学科和工程领域。1.1.2国内外研究现状当今数字信号处理技术领域里较好，运用较为广泛的带符号数乘法的算法本文列出三个：上世纪50年代，VLSI技术发展出的由门阵列和二维加法器阵列组成的阵列乘法器；之后是由A.D.Booth在1951年提出的Booth算法，十年后由MacSorely提出了修正之后的Booth算法，并一直广泛运用至今；再有就是1977年由RonRivest、AdiShamirh和LenAdleman开发

7、的当今通信领域广发运用的加密算法之一的RSA算法，其主要涉及到的计算为：c=memodn（1）下面简要介绍一下上文提到过的三种算法：阵列乘法器：早期计算机中为了简化硬件结构，采用串行的1位乘法方案，即反复执行“加法-移位”操作来实现，这种方法并不需要很多的器件。而阵列乘法器的出现就是为了解决这种因串行执行方式而消耗大量时间的问题，所以自从大规模集成电路问世以来，出现了各种形式的流水式阵列乘法器，它们属于并行乘法器。带符号数的阵列乘法器在逻辑结构