基于fpga的高速数字boxcar数据采集系统new

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1、万方数据网络、通信与多媒体《电子技术》2004年第2期基于FPGA的高速数字BOXCAR数据采集系统浙江大学信息与电子工程学系(310027)范胜利宋牟平摘要文章提出了一种基于FPGA的高速数字累加平均器数据采集系统的设计方案，对其中的高速AD转换、FPGA逻辑控制、高速数字累加平均器以及usB2．O接口等进行了讨论，完成了系统和实验，并已应用于分布式光纤传感器的实际检测。关键词数据采集累加平均器高速A，D转换1概述在电子测量中，常需要对高速信号进行采集并进行预处理。例如，基于布里渊散射的分布式

2、光纤传感是近几年发展起来的一种新型传感技术，它利用光纤中布里渊散射非线性效应进行分布式温度或应力传感，可分布式测量通信光缆受到的应力或温度，在此技术中需要高速数字BOxcAR(累加平均器)数据采集系统来处理模拟电信号。本文设计了一种基于H，GA的高速数据采集系统，如图1所示，由高速AD转换、基于FPc执的数字BOxcAR、usB2．0传输模块和计算机构成。高速AD完成对模拟信号的AD转换，得到的数字信号输入到高速BOxcAR进行累加处理，处理好的数据由usB接口输入到计算机。该系统具有电路简单、

3、采集速度高、可靠性好等优点，并具有一定通用性，可应用于其他的采集系统。模拟采样高速usB图1基于FPGA的分布式光纤传感器高速数据采集系统是样品的积累情况，用圆点标出。若Ⅲ=1，即第一次扫描的采样，未作平均，各采样的瞬时值均显示于图2(d)。第二次扫描后，则将两次相同对应点的采样瞬时值相加并除以2，依次类推。在图2(d)中可以明显看出，在第8次积累时，样品累加结果基本上都落在周期信号的轨迹位置上了。■一●-————_--———_———_I—H阿一匕!jIlLL．．1Io图2时域累加平均技术示意图

4、因此，对于周期信号，经过多次采样积累平均后．信噪比有所改善，且改善程度与积累次数，，I的平方根成正比⋯。换言之，周期性或可重复信号经过多次取样积累后，其信噪比有所提高，且积累次数越多，信噪比改善越好，这是B0xCAR的工作机理，也是本采集系统实现的基本功能。2信号处理原理3高速A，D转换在分布式光纤传感技术中，需要检测信噪比很差的微弱信号，一般采用时域BOxcAR技术川来改善信噪比并恢复波形，如图2所示。图2(a)是周期信号s与噪声Ⅳ的混合信号，即，=s+Ⅳ；图2(b)是采样脉冲，图2(c)是周

5、期信号的同步脉冲，图2(d)在分布式光纤传感中，空间分辨率是一个重要的参数。我们总是希望空间分辨率尽可能的好，而测量精度尽可能的高。为了改善空间分辨率，就要提高A，D转换的采样速率，而要提高测量精度，必然要提高A／D转换的位数。在本系统中，我们采用的A，D转换芯片万方数据2004年第2期《电子技术》网络、通信与多媒体是A11alogDevice公司的AD66“吐AD6644是一种高速高性能、单片集成的14位模数转换器(ADc)，其最高采样速率是65MHz，可低噪声(74dB)、低失真(100dB

6、)地转换200M№宽带模拟输入信号。AD6644的数字输出是cMos电平的二进制补码。AD6644要求的模拟输入为差分形式，为此采用如图3所示的单端输入模拟信号到差分信号的转换电路。图中，AD8138为差分输出的高精度运算放大器。图3差分信号转换电路时钟对于一个高速数据采集系统而言是十分重要的，我们采用60M№的采样速率。在较高的采样频率下，为了保证测量的精度，AD6644要求使用EcL电平的差分时钟。为此，把从FPGA输出的60MHz时钟信号经过一个兀L转MEcL芯片，得到所需要的差分时钟。我

7、们采用的是Motorola公司的MClol24系列芯片，如图4所示。Mclol24是一个四路的TrL转MEI：L转换芯片，可实现100MHz以上的信号电平转换，图4中只画出了一路。图4差分时钟电路要部分，完成数据的高速缓存和累加功能，BOxcAR的时序逻辑控制采用H，GA(fieldpmgmmmablegatearray，现场可编程门阵列)来实现的。H'GA的基本特点如下：(1)采用FPGA设计AsIc(专用集成电路)电路，用户不需要投片生产，就能得到合用的芯片；(2)FPGA内部有丰富的触发器

8、和I／O引脚；(3)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；(4)FPGA采用高速cHMOs工艺，功耗低，可以与cMOs、TrL电平兼容。基于FPGA的以上几个特点，我们选用FPGA来实现高速数字BOxcAR。采用Altem公司的APEx20K60E芯片旧j，外围主要辅助器件是cypress公司的cY7c102lBv33系列sRAM。采用片外的sRAM，主要是因为需要存取的数据量很大，一般的可编程器件很难有这么大容量的内部RAM。如图5所示(方框内为FPGA内部)