eda1_4位加法器原理图设计

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1、4位加法器原理图设计实验目的1、进一步掌握QuartusII原理图输入设计法。2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。实验原理图1半加器原理图ainbin1h_adderacobsoinstcinh_adderacobsoinstlOUTPUTf5cout1位全加器原理图

2、a[3・・0]b[3..O]/<-Xf_adderaincoutbinsumcininsta[0]X_b[0]Xf_adderaincoutbinsumcininstlf_adderaincoutbinsumcininst2cof_adderaincoutbins

3、umcininst3sum[4]——X百ns、♦运ns、♦E-ns、/zOUTPUT>sum[4..O]图3位加法器原理图4位加法器（如图3）是以1位全加器作为基本硕件，由4个1位全加器串行构成，1位全加器又可以由两个1位的半加器和一个或门连接而成（如图2）,而1位半加器町以由若干门电路组成（如图1）。三、实验内容木次实验使用AlteraFPGA的开发工具QuartusII,利用原理图输入设计方法设计一个4位加法器。四、实验步骤1、打开QUARTUSH软件，新建一个工程adder4bito2、建完工程Z后，再新建一个BlockDiagram/Sc

4、hematicFile。在原理图编辑窗口绘制如图1的半加器原理图。点击File->Save,将已设计好的图文件取名为：h_adder,并存在此目录内。3、编译。如果发现冇错，排除错误后再次编译。直到编译通过就可以进行波形仿真了。4、时序仿真。建立波形文件，设置波形参量，再保存（注意：QuartusII在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool

5、,在Simulationinput中输入待仿真的波形文件即可，如图4所示），最后运行波形仿真。观察分析波形。然后将半加器h_adder封入库牛.成半加器元件了，为后续生成1位全加器做准备。图4仿真结果5、封装入库。封将仿真调试好的半加器封装入库。打开h_adder.bdf文件，在F订e->Create/update如图5所示。Create[Update►CreateHDLDesignFileforCurrentFileExporL..ConvertProgrammingFiles...CreateSymbolFilesforCurrentFileCr

6、eateAHDLIncludeFilesforCurrentFile图5元件封装入库6、全加器原理图设计。以上实验步骤主要是生成了一个半加器，再用同样的方法按照图2中1位全加器原理图生成一个1位全加器元件（注意生成的半加器在元器件库的Project选项下，如图6）o图6Symbol对话框7、全加器仿真。8、4位加法器原理图设计。根据4位加法器的原理画出如图3的4位加法器原理图。为方面观察输出波形，4位加法器输入输出才采用总线画法，总线命名为被加数a[3..O],加数命名为b[3..O],同时要为每根总线分支加上网络名，方法为选定某总线分支后,右键~>

7、Properties,在弹出的NodeProperties对话框（如图2-8）屮输入总线分支网络名，如a[0],a[l],……oNodePropertiesGeneralFontFormatName:

8、a[0]Hidenameinblockdesignfile图7节点添加网络名9、4位全加器仿真，仿真波形如图8。注意仿真结果观察将数值以无符号数形式输出最好，设置方法为选定某个端口后，右键-〉Properties,在图9对话框中选择UnsignedDecimaloValueat)PS80?ns160.0nsi2勢ns320•卩ns400Pw48O.°n

9、s叫皿叫皿叫ns叫nsKane173.4ns173.396ns诊0s&U14怎X1l4J!1312Xn^rL5厂FX7nr矗50bU2f0；X•2;I4J6I1310X"2飞14x衿100SWIU1615K16tn118*24I15I：18I2!t•••••••••—•••••—•••••••••••••—•••••—•••••a图84为加法器仿真波形图9节点数据进制选择五、实验报告1.绘出仿真波形，并作说明。2•熟悉QUARTUSTT软件。3.将实验原理、设计过程、编译仿真波形和分析结果记录下来。